| 主权项 |
一种主加速器，桥接于一处理器与共用一通用指令集的复数个次加速器之间，该主加速器包括：一位址指标暂存器，包含一位址，该位址的一个位址区段指向一次加速器；以及一解码器，用以接收传送自该处理器之一指令，以控制该位址指标暂存器。如申请专利范围第1项所述之主加速器，更包含：一多工器，用以选择性传送该位址与该指令的一部分至该选中之次加速器；以及一后置增值单元，用以在该指令执行完毕后对该位址执行一后置增值操作。如申请专利范围第1项所述之主加速器，更包含一资料缓冲器，耦接于该处理器与该选中之次加速器之间，用以缓冲资料存取。如申请专利范围第1项所述之主加速器，其中该解码器依据该指令内的一偏移位址调整该位址。如申请专利范围第4项所述之主加速器，其中该解码器系用以将该位址与该偏移位址相连结。如申请专利范围第1项所述之主加速器，其中该解码器根据该位址对该选中之次加速器内至少一内部暂存器进行存取。如申请专利范围第1项所述之主加速器，其中该解码器将包含于该指令之一立即资料写入至该选中之次加速器。如申请专利范围第1项所述之主加速器，其中该解码器传送下列信号之任意组合至该选中之次加速器：一控制信号，用以设定该选中之次主加速器为启动；一资料尺寸信号，用以表示欲存取之资料大小；一参数控制信号，用以表示一参数控制操作；以及一存取信号，用以表示一读取或写入操作。如申请专利范围第8项所述之主加速器，其中该参数控制操作为一单一周期操作。如申请专利范围第1项所述之主加速器，其中该主加速器系透过一指令汇流排与一第一资料汇流排连接至该处理器，并透过一位址汇流排、一控制汇流排与一第二资料汇流排连接至该等次主加速器。一种多阶层架构且使用一通用加速器指令集的电脑系统，包括：一处理器，用以传送一选自该通用加速器指令集的指令；一主加速器，连接至该处理器，并接收该指令；以及复数个次加速器，透过该主加速器连接至该处理器；其中，该主加速器包括：一位址产生器，储存一主位址集；以及一解码器，用以控制该位址产生器依据该指令与该主位址集中一对应的主位址以产生对应至一选中之次加速器的次位址。如申请专利范围第11项所述之电脑系统，其中该位址产生器包含一位址指标暂存器，用以储存该主位址集。如申请专利范围第11项所述之电脑系统，其中对应至该次位址的该选中之次加速器依据该主加速器之控制执行该指令指示之操作。如申请专利范围第13项所述之电脑系统，其中该解码器传送下列信号之任意组合至该次加速器：一控制信号，用以设定该选中之次主加速器为启动；一资料尺寸信号，用以表示欲存取之资料大小；一参数控制信号，用以表示一参数控制操作；以及一存取信号，用以表示一读取或写入操作。如申请专利范围第14项所述之电脑系统，其中该参数控制操作可于单一时间周期内写入资料至该选中之次加速器，并自该选中之次加速器读取资料。如申请专利范围第11项所述之电脑系统，其中该次位址为下列项目之任意组合：该主位址连接该指令中一偏移位址；依据该指令的该偏移位址调整后的该主位址；该主位址中对应至该选中之次加速器的一位址区段的一个子集。如申请专利范围第11项所述之电脑系统，其中该主加速器透过一指令汇流排连接至该处理器，并透过一位址汇流排与一控制汇流排连接至该等次加速器。一种操作方法，适用于一多阶层架构系统，该多阶层架构系统包括一处理器以及共用一通用指令集的复数个加速器，该方法包括：将该等加速器对应至一位址集；自该处理器接收一选自该通用指令集的指令，该指令包含一栏位对应至该位址集的一个位址；以及依据该位址存取该等加速器其中一者。如申请专利范围第18项所述之操作方法，其中存取该等加速器其中一者之步骤更包括：依据该指令提供一控制信号至该加速器。如申请专利范围第19项所述之操作方法，其中该控制信号为下列信号之任意组合：一启动控制信号，用以设定一选中之次加速器为启动；一资料尺寸信号，用以表示欲存取之资料大小；一参数控制信号，用以表示一单一时间周期的参数控制操作；以及一存取信号，用以表示一读取或写入操作。如申请专利范围第18项所述之操作方法，更包括：于存取该等加速器其中一者之步骤结束后，对该位址进行后置增值。如申请专利范围第18项所述之操作方法，更包括：依据该指令的一偏移值修改该位址集的该位址。 |
