SRAM型FPGA数字时序电路在线检测容错系统及方法

摘要

本发明公开了SRAM型FPGA数字时序电路在线检测容错系统及方法。本发明中被检测容错的时序电路分割为组合逻辑和时序逻辑，分别先后对组合逻辑和时序逻辑进行三模冗余和多数表决掩盖故障，得到冗余时序电路；冗余时序电路在物理结构上分为三个独立的动态重构区域和一个静态区域，由总线宏处理动态重构区域和静态区域的通信；三个冗余的组合逻辑分别物理约束到三个独立的动态重构区域，三个冗余的时序逻辑物理约束在静态区域。与现有技术相比，本发明结合两级冗余和重配置技术，既能在线提高系统可靠性，又能减少实现资源，降低设计电路功耗。

主权项

SRAM型FPGA数字时序电路在线检测容错系统，其特征在于：包括冗余时序电路、检测容错控制模块和配置文件存储器；冗余时序电路接受输入信号、经故障掩盖后产生无错最终功能输出，同时与检测容错控制模块相连，冗余时序电路向检测容错控制模块发送三模冗余输出信号、检测容错控制模块向冗余时序电路发送总线使能信号；被检测容错的时序电路分割为组合逻辑和时序逻辑，分别先后对组合逻辑和时序逻辑进行三模冗余和多数表决掩盖故障，得到冗余时序电路；冗余时序电路在物理结构上分为三个独立的动态重构区域和一个静态区域，由总线宏处理动态重构区域和静态区域的通信；三个冗余的组合逻辑分别物理约束到三个独立的动态重构区域，并得到三模冗余输出信号，然后输出到检测容错控制模块进行故障检测；三个冗余的时序逻辑物理约束在静态区域；检测容错控制模块分别与冗余时序电路和配置文件存储器相连，主要检测冗余时序电路中是否有组合逻辑发生故障，并进行故障定位和容错；配置文件存储器与检测容错控制模块相连，用于存储整个检测容错系统的全配置文件和动态重构区域的部分配置文件。