基于时序余因子的网表分析的方法和系统

摘要

本发明涉及一种基于时序余因子的网表分析的方法和系统。提供了用于在相对于检验结果保持设计行为的同时缩减集成电路的设计大小的方法、系统和计算机产品。在被分析的门处插入多路复用器，并且控制多路复用器选择器以在被分析的点处提供时间为一个帧的预定输出。然后判定在应用所述预定输出期间电路是否保持等效，以便决定所述被分析的门是否是替换候选者。

主权项

一种用于时序电路网表的基于时序余因子的电路设计的方法，所述方法包括：选择时序电路的任意门以便进行分析；配置所述时序电路网表以将所述任意门连接到多路复用器；配置所述时序电路网表以将选择器控制电路连接到所述任意门的选择器输入端；检测施加到所述选择器输入端的ctime信号；响应于所述ctime信号，将多路复用器输出端设置为更改任意门输出；以及判定在将所述多路复用器输出端设置为更改任意门输出的时间期间所述时序电路的行为是否保持等效。