集成电路片上系统核间连线故障的测试系统和方法

摘要

本发明涉及一种集成电路片上系统核间连线故障的测试系统和方法。本系统包含有为完善集成电路片上系统中IP核间连线故障测试和IP核内故障测试而增加的电路结构和基于此电路结构运行的测试寻访机制。本发明能够对集成电路片上系统的IP核间连线进行测试，测试覆盖的故障类型包括：固零故障、固一故障、开路故障、短路故障、延迟故障和噪声故障；通过添加硬件结构分解边缘封装单元扫描链以实现并行测试总线的充分利用和测试时间的缩短；通过输出型边缘封装单元自动生成测试矢量，通过输入型边缘封装单元捕获测试响应，进一步缩短测试时间；本结构与核内测试结构兼容，实现了较高的灵活性以及测试资源的充分利用，使整个集成电路片上系统的故障覆盖率进一步提高。本发明电路结构简单、测试寻访机制简捷，适用于各种使用IP复用技术设计构建的集成电路片上系统。

主权项

一种集成电路片上系统核间连线故障的测试系统，由并行测试总线(1)、边缘封装单元链路(2)、时钟控制单元(3)、IP核选择译码单元(4)与IP核连线信号完整性选择译码单元(5)组成，其特征在于：所述并行测试总线(1)有一组外接测试总线信号输入引脚(TAMI)和一组外接测试总线信号输出引脚(TAMO)，而在片内输出连接内部所述边缘封装单元链路(2)；所述边缘封装单元链路(2)有一组外接片上系统功能信号输入引脚(PI)或片上系统功能信号输出引脚(PO)和一个外接边缘封装单元链路使能信号输入引脚(WSE)，而在片内输出连接所述并行测试总线(1)；所述时钟控制单元(3)有一个外接系统工作时钟信号输入引脚(CLK)、一个外接测试使能信号输入引脚(TEN)、一个外接IP核测试时钟信号输入引脚(IPTCLK)和一个外接边缘封装单元链路测试时钟信号输入引脚(WCLK)，而片内输出连接内部各个IP核和同一IP核的所述边缘封装单元链路(2)；所述IP核选择译码单元(4)有一组外接IP核选择码信号输入引脚(IPSel)和一个外接测试时钟信号输入引脚(TCLK)，而在片内输出连接所述内部时钟控制单元(3)；所述IP核连线信号完整性选择译码单元(5)有一组外接IP核连线信号完整性选择码信号输入引脚(SISel)和一个外接IP核连线信号完整性选择使能信号输入引脚(SIEN)，而在片内输出连接各个IP核对应的所述边缘封装单元链路(2)。