基于FPGA专用延迟单元的同周期信号相位差测量方法

摘要

本发明公开了一种相同周期信号相位差测量电路，包括128个IODELAY(Xilinx FPGA专用可编程输入输出延迟单元)，1个D触发器，128个6位计数器，1个逻辑控制电路，两路被测同周期信号：第一路周期信号CLK1，第二路周期信号CLK2。本发明提出了一种高精度测量同周期信号相位差的方法：CLK1送给IODELAY的输入端，经过IODELAY逐级延迟，输入D触发器的D端；CLK2通过FPGA的全局时钟网络输入到D触发器的CLK端和计数器的CLK端；并通过检测D触发器输出端Q值的变化，得到延迟后的CLK1和CLK2的边沿重合信息，可以根据IODELAY延迟量达到测量同周期信号相位差的目的。

主权项

一种相同周期信号相位差的测量方法，其特征在于包括128个IODELAY专用可编程输入输出延迟单元，128个6位计数器，1个D触发器，两路相同周期信号：第一路周期信号CLK1，第二路周期信号CLK2；所述的128个IODELAY作为CLK1的延迟器件，每个能够实现0 63个抽头延迟；所述128个6位计数器存储相关IODELAY的抽头延迟值，并通过逻辑控制电路计算，能够得到相同周期信号的相位差；所述D触发器用于检测CLK1与CLK2的边沿重合；所述两个相位差为ΔT的同周期信号CLK1与CLK2输入测量系统，CLK1经过IODELAY的逐级延迟，送入D触发器的数据端，CLK2经过全局时钟网络直接输入D触发器的CLK端和计数器的CLK端，当D触发器检测到CLK1与CLK2相重合时，输出值Q触发逻辑控制电路，并控制计数器记录下延迟的级数N和目前延迟的抽头数M，那么同周期信号相位差ΔT＝(N 1)×63×78+M×78。