基于运算放大器的宽带可编程增益放大器

摘要

本发明公开了一种基于运算放大器的宽带可编程增益放大器，该放大器通过设计两极点一零点运算放大器，通过前馈结构实现的零点补偿次极点，保证了60dB低频增益同时，扩展了运放的带宽，获得了10MHz截止带宽，4.5GHz的增益带宽积。整个可编程增益放大器实现了10MHz带宽，50dB增益可调。本发明使用负反馈结构，性能稳定，其增益取决于反馈电阻与输入电阻之比，线性度较高；可以实现端到端的输入输出，信号动态范围大。

主权项

一种基于运算放大器的宽带可编程增益放大器，包括差动输入差动输出模块(1)，第一译码器模块(2)，第二译码器模块(3)和电阻开关阵列模块(4)，第一译码器模块(2)及第二译码器模块(3)为两位译码器，每一译码模块各有两个数字信号输入端和四个数字信号输出端，依次是第四数字信号输入端(a3)、第三数字信号输入端(a2)、第二数字信号输入端(a1)、第一数字信号输入端(a0)、第一数字信号输出端(d1)、第二数字信号输出端(d2)、第三数组信号输出端(d3)、第四数字信号输出端(d4)、第五数字信号输出端(d5)、第六数字信号输出端(d6)、第七数字信号输出端(d7)、第八数字信号输出端(d8)，其特征在于：差动输入输出运放模块(1)是两极点一零点运算放大器模块，由一个两级运放和一个一级运放嵌套构成，差动输入输出运放模块(1)有两个输入端，两个输出端，七个电压偏置端，依次是正相输入端(VIP)、反相输入端(VIN)以及正相输出端(VOP)、反相输出端(VON)，第一偏置电压(VB0)，第二偏置电压(VB1)，第三偏置电压(VB2)，第四偏置电压(VB3)以及共模反馈电压(VCMFB)，电源电压(VDD)和地(GND)；差动输入输出运放模块(1)中的两级运放包括第一输入管(M2)，第二输入管(M3)，第一尾电流管(M5)，第二尾电流管(M6)，第一负载管(M9)，第二负载管(M10)，第三负载管(M11)，第四负载管(M12)，第五负载管(M13)，第六负载管(M14)，第七负载管(M15)，第八负载管(M16)，第一放大管(M17)，第二放大管(M18)，共模反馈第一调节管(M19)，共模反馈第二调节管(M20)，第九负载管(M21)，第十负载管(M22)，输出第一尾电流管(M23)，输出第二尾电流管(M24)，输出第三尾电流管(M25)，输出第四尾电流管(M26)，所述输入管、负载管、电流管、放大管及调节管的交点有第一交点(P1)，第二交点(P2)，第三交点(P3)，第四交点(P4)，第五交点(P5)，第六交点(P6)，第七交点(P7)，第八交点(P8)，第九交点(P9)，第十交点(P10)，第十二交点(P12)，第十三交点(P13)；其中：第一输入管(M2)源极、第二输入管(M3)源极、第一尾电流管(M5)漏极和第一交点(P1)相连；第一输入管(M2)栅极和正向输入端(VIP)相连；第二输入管(M3)栅极和反向输入端(VIN)相连；第一输入管(M2)漏极、第一负载管(M9)栅极、第三负载管(M11)栅极、第二负载管(M10)漏极、第六负载管(M14)漏极、第一放大管(M17)栅极和第二交点(P2)相连；第二输入管(M3)漏极、第五负载管(M13)栅极、第七负载管(M15)栅极、第四负载管(M12)漏极、第八负载管(M16)漏极、第二放大管(M18)栅极和第三交点(P3)相连；第一负载管(M9)漏极、第二负载管(M10)源极和第六交点(P6)相连；第三负载管(M11)漏极、第四负载管(M12)源极和第七交点(P7)相连；第五负载管(M13)漏极、第六负载管(M14)源极和第八交点(P8)相连；第七负载管(M15)漏极、第八负载管(M16)源极和第九交点(P9)相连；第二负载管(M10)栅极、第四负载管(M12)栅极、第六负载管(M14)栅极、第八负载管(M16)栅极和第四偏置电压(VB3)相连；第一放大管(M17)漏极、第九负载管(M21)源极、共模反馈第一调节管(M19)漏极和第四交点(P4)相连；第二放大管(M18)漏极、第十负载管(M22)源极、共模反馈第二调节管(M20)漏极和第五交点(P5)相连；第一负载管(M9)源极、第三负载管(M11)源极、第五负载管(M13)源极、第七负载管(M15)源极、第一放大管(M17)源极、第二放大管(M18)源极、共模反馈第一调节管(M19)源极、共模反馈第二调节管(M20)源极和电源电压(VDD)相连；第一尾电流管(M5)栅极、第二尾电流管(M6)栅极、输出第三尾电流管(M25)栅极、输出第四尾电流管(M26)栅极和第一偏置电压(VB0)相连；第一尾电流管(M5)源极、第二尾电流管(M6)漏极和第十交点(P10)相连；共模反馈第一调节管(M19)栅极、共模反馈第二调节管(M20)栅极和共模反馈电压(VCMFB)相连；第九负载管(M21)栅极、第十负载管(M22)栅极和第三偏置电压(VB2)相连；第九负载管(M21)漏极、输出第一尾电流管(M23)漏极和正向输出端(VOP)相连；输出第二尾电流管(M24)漏极、第十负载管(M22)漏极和反向输出端(VON)相连；输出第一尾电流管(M23)栅极、输出第二尾电流管(M24)栅极和第二偏置电压(VB1)相连；输出第一尾电流管(M23)源极、输出第三尾电流管(M25)漏极和第十二交点(P12)相连；输出第二尾电流管(M24)源极、输出第四尾电流管(M26)漏极和第十三交点(P13)相连；第二尾电流管(M6)源极、输出第三尾电流管(M25)源极、输出第四尾电流管(M26)源极和地(GND)相连；差动输入输出运放模块(1)中的一级运放包括第三输入管(M1)，第四输入管(M4)，第三尾电流管(M7)，第四尾电流管(M8)，第一放大管(M17)，第二放大管(M18)，共模反馈第一调节管(M19)，共模反馈第二调节管(M20)，第九负载管(M21)，第十负载管(M22)，输出第一尾电流管(M23)，输出第二尾电流管(M24)，输出第三尾电流管(M25)，输出第四尾电流管(M26)，所述输入管、放大管、负载管、调节管及电流管的交点有第十一交点(P11)，第十四交点(P14)，第四交点(P4)，第五交点(P5)，第十二交点(P12)，第十三交点(P13)；其中：第三输入管(M1)源极、第四输入管(M4)源极、第三尾电流管(M7)漏端和第十四交点(P14)相连；第三输入管(M1)栅极和正向输入端(VIP)、第四输入管(M4)栅极和反向输入端(VIN)相连；第三输入管(M1)漏极、第十负载管(M22)源极、共模反馈第二调节管(M20)漏极、第二放大管(M18)漏极和第五交点(P5)相连；第四输入管(M2)漏极、第九负载管(M21)源极、共模反馈第一调节管(M19)漏极、第一放大管(M17)漏极和第四交点(P4)相连；第三尾电流管(M7)源极、第四尾电流管(M8)漏极和第11交点(P8)相连；第三尾电流管(M7)栅极、第四尾电流管(M8)栅极、输出第三尾电流管(M25)栅极、输出第四尾电流管(M26)栅极和第一偏置电压(VB0)相连；第四尾电流源(M8)源极、输出第三尾电流管(M25)源极、输出第四尾电流管(M26)源极和地(GND)相连；第九负载管(M21)漏极、输出第一尾电流管(M23)漏极和正向输出端(VOP)相连；输出第二尾电流管(M24)漏极、第十负载管(M22)漏极和反向输出端(VON)相连；输出第一尾电流管(M23)栅极、输出第二尾电流管(M24)栅极和第二偏置电压(VB1)相连；输出第一尾电流管(M23)源极、输出第三尾电流管(M25)漏极和第十二交点(P12)相连；输出第二尾电流管(M24)源极、输出第四尾电流管(M26)漏极和第十三交点(P13)相连；电阻开关阵列模块(4)是两个对称的含模拟开关的电阻网络，电阻开关阵列模块(4)有两个输入端，四个输出端，八个数字控制端，依次是正相信号输入端(in1)，反相信号输入端(in2)，第一正相信号输出端(OUT2)，第二正相信号输出端(OUT4)，第一反相信号输出端(OUT1)，第二反相信号输出端(OUT3)，第一数字控制端(ck1)，第二数字控制端(ck2)，第三数字控制端(ck3)，第四数字控制端(ck4)，第五数字控制端(ck5)，第六数字控制端(ck6)，第七数字控制端(ck7)，第八数字控制端(ck8)，两个对称的含模拟开关的电阻衰减网络之一包括第一电阻(R1)，第二电阻(R2)，第三电阻(R3)，第四电阻(R4)，第五电阻(R5)，第六电阻(R6)，第七电阻(R7)，第八电阻(R8)，第一模拟开关(M1)，第二模拟开关(M2)，第三模拟开关(M3)，第四模拟开关(M4)，第五模拟开关(M5)，第六模拟开关(M6)，第七模拟开关(M7)及第八模拟开关(M8)，第一电阻(R1)、第一模拟开关(M1)漏极和第一交点(P1)相连；第二电阻(R2)、第二模拟开关(M2)漏极和第二交点(P2)相连；第三电阻(R3)、第三模拟开关(M3)漏极和第三交点(P3)相连；第四电阻(R4)、第四模拟开关(M4)漏极和第四交点(P4)相连；第五电阻(R5)、第五模拟开关(M5)漏极和第五交点(P5)相连；第六电阻(R6)、第六模拟开关(M6)漏极和第六交点(P6)相连；第七电阻(R7)、第七模拟开关(M7)漏极和第七交点(P7)相连；第八电阻(R8)、第八模拟开关(M8)漏极和第八交点(P8)相连；第一模拟开关(M1)栅极和第一数字控制端(ck1)相连；第二模拟开关(M2)栅极和第二数字控制端(ck2)相连；第三模拟开关(M3)栅极和第三数字控制端(ck3)相连；第四模拟开关(M4)栅极和第四数字控制端(ck4)相连；第五模拟开关(M5)栅极和第五数字控制端(ck5)相连；第六模拟开关(M6)栅极和第六数字控制端(ck6)相连；第七模拟开关(M7)栅极和第七数字控制端(ck7)相连；第八模拟开关(M8)栅极和第八数字控制端(ck8)相连；第一模拟开关(M1)源极、第二模拟开关(M2)源极、第三模拟开关(M3)源极、第四模拟开关(M4)源极、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(R8)和第一正相输出端(OUT2)相连；第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)和正相输入端(in1)相连；第五模拟开关(M5)源极、第六模拟开关(M6)源极、第七模拟开关(M7)源极、第八模拟开关(M8)源极和第二反相输出端(OUT3)相连；两个对称的含模拟开关的电阻网络之二包括第一’电阻(R1’)，第二’电阻(R2’)，第三’电阻(R3’)，第四’电阻(R4’)，第五’电阻(R5’)，第六’电阻(R6’)，第七’电阻(R7’)，第八’电阻(R8’)，第一’模拟开关(M1’)，第二’模拟开关(M2’)，第三’模拟开关(M3’)，第四’模拟开关(M4’)，第五’模拟开关(M5’)，第六’模拟开关(M6’)，第七’模拟开关(M7’)及第八’模拟开关(M8’)，第一’电阻(R1’)、第一’模拟开关(M1’)漏极和第一’交点(P1’)相连；第二’电阻(R2’)、第二’模拟开关(M2’)漏极和第二’交点(P2’)相连；第三’电阻(R3’)、第三’模拟开关(M3’)漏极和第三’交点(P3’)相连；第四’电阻(R4’)、第四’模拟开关(M4’)漏极和第四’交点(P4’)相连；第五’电阻(R5’)、第五’模拟开关(M5’)漏极和第五’交点(P5’)相连；第六’电阻(R6’)、第六’模拟开关(M6’)漏极和第六’交点(P6’)相连；第七’电阻(R7’)、第七’模拟开关(M7’)漏极和第七’交点(P7’)相连；第八’电阻(R8’)、第八’模拟开关(M8’)漏极和第八’交点(P8’)相连；第一’模拟开关(M1’)栅极和第一数字控制端(ck1)相连；第二’模拟开关(M2’)栅极和第二数字控制端(ck2)相连；第三’模拟开关(M3’)栅极和第三数字控制端(ck3)相连；第四’模拟开关(M4’)栅极和第四数字控制端(ck4)相连；第五’模拟开关(M5’)栅极和第五数字控制端(ck5)相连；第六’模拟开关(M6’)栅极和第六数字控制端(ck6)相连；第七’模拟开关(M7’)栅极和第七数字控制端(ck7)相连；第八’模拟开关(M8’)栅极和第八数字控制端(ck8)相连；第一电阻(R1)阻值等于第一’电阻(R1’)阻值，第二电阻(R2)阻值等于第二’电阻(R2’)阻值，第三电阻(R3)阻值等于第三’电阻(R3’)阻值，第四电阻(R4)阻值等于第四’电阻(R4’)阻值，第五电阻(R5)阻值等于第五’电阻(R5’)阻值，第六电阻(R6)阻值等于第六’电阻(R6’)阻值，第七电阻(R7)阻值等于第七’电阻(R7’)阻值，第八电阻(R8)阻值等于第八’电阻(R8’)阻值；第一电阻(R1)，第一’电阻(R1’)，第二电阻(R2)，第二’电阻(R2’)，第三电阻(R3)，第三’电阻(R3’)，第四电阻(R4)，第四’电阻(R4’)是差动输入输出运放模块(1)的输入电阻，第五电阻(R5)，第五’电阻(R5’)，第六电阻(R6)，第六’电阻(R6’)，第七电阻(R7)，第七’电阻(R7’)，第八电阻(R8)，第八’电阻(R8’)是差动输入输出运放模块(1)的输出电阻；第一’模拟开关(M1’)源极、第二’模拟开关(M2’)源极、第三’模拟开关(M3’)源极、第四’模拟开关(M4’)源极、第五’电阻(R5’)、第六’电阻(R6’)、第七’电阻(R7’)、第八’电阻(R8’)和第一反相输出端(OUT1)相连；第一’电阻(R1’)、第二’电阻(R2’)、第三’电阻(R3’)、第四’电阻(R4’)和反相输入端(in2)相连；第五’模拟开关(M5’)源极、第六’模拟开关(M6’)源极、第七’模拟开关(M7’)源极、第八’模拟开关(M8’)源极和第二正相输出端(OUT4)相连；第一模拟开关(M1)、第二模拟开关(M2)、第三模拟开关(M3)、第四模拟开关(M4)、第五模拟开关(M5)、第六模拟开关(M6)、第七模拟开关(M7)、第八模拟开关(M8)的栅极分别与第一’模拟开关(M1’)、第二’模拟开关(M2’)、第三’模拟开关(M3’)、第四’模拟开关(M4’)、第五’模拟开关(M5’)、第六’模拟开关(M6’)、第七’模拟开关(M7’)、第八’模拟开关(M8’)的栅极连接后分别经第一数字控制端(ck1)、第二数字控制端(ck2)、第三数字控制端(ck3)、第四数字控制端(ck4)、第五数字控制端(ck5)、第六数字控制端(ck6)、第七数字控制端(ck7)、第八数字控制端(ck8)分别与第一数字信号输出端(d1)、第二数字信号输出端(d2)、第三数组信号输出端(d3)、第四数字信号输出端(d4)、第五数字信号输出端(d5)、第六数字信号输出端(d6)、第七数字信号输出端(d7)、第八数字信号输出端(d8)连接；电阻开关阵列模块(4)的第一正相输出端(OUT2)和差动输入输出运放模块(1)的正相输入端(VIP)连接；电阻开关阵列模块(4)的第二正相输出端(OUT4)和差动输入输出运放模块(1)的正相输出端(VOP)连接；电阻开关阵列模块(4)的第一反相输出端(OUT1)和第二反相输出端(OUT3)分别和差动输入输出运放模块(1)的反相输入端(VIN)和反相输出端(VON)连接。