| 主权项 |
一种半导体记忆体装置，其包括：一包括一记忆体核心区域及一周边电路区域之基板；及位于该基板之该记忆体核心区域中之一第一NMOS垂直通道电晶体，一第二NMOS垂直通道电晶体，及PMOS垂直通道电晶体；其中该等第一NMOS垂直通道电晶体包括一包围一垂直p-通道区之p+多晶矽闸电极，该第二NMOS垂直通道电晶体包括一包围一垂直p-通道区之n+多晶矽闸电极，且该PMOS垂直通道电晶体包括一包围一垂直n-通道区之n+多晶矽闸电极，其中该第一NMOS垂直通道电晶体之一临限电压为正，而该第二NMOS及该PMOS垂直通道电晶体之一临限电压为负，且其中该等第一NMOS及PMOS垂直通道电晶体可以在一CMOS运作模式运作。如请求项1之半导体记忆体装置，其中该基板之该记忆体核心区域包括一记忆体单元区及一用于存取该记忆体单元区之控制电路区；及其中该第一NMOS垂直通道电晶体系位于该控制电路区内，而该第二NMOS垂直通道电晶体系位于该记忆体单元区内。如请求项2之半导体记忆体装置，其中该第二NMOS垂直电晶体系一包含于该记忆体单元区内之记忆体单元之选择电晶体。如请求项1之半导体记忆体装置，进一步包括位于该基板之该周边电路区域中之复数个NMOS平面通道电晶体及复数个PMOS平面通道电晶体。如请求项4之半导体记忆体装置，其中该等NMOS及PMOS平面通道电晶体系与该等NMOS及PMOS垂直通道电晶体共面。如请求项4之半导体记忆体装置，其中该等NMOS及PMOS平面通道电晶体相对于该等NMOS及PMOS垂直通道电晶体系位于一抬高平面上。如请求项1之半导体记忆体装置，进一步包括位于该基板之该周边电路区域中之复数个NMOS垂直通道电晶体及复数个PMOS垂直通道电晶体。如请求项7之半导体记忆体装置，其中该周边电路区域之该复数个NMOS垂直通道电晶体中之每一者均包括一包围一垂直p-通道区之p+多晶矽闸电极，其中该周边电路区域之该复数个NMOS垂直通道电晶体包括一包围一垂直p-通道区之p+多晶矽闸电极，且该周边电路区域之该复数个PMOS垂直通道电晶体包括一包围一垂直n-通道区之n+多晶矽闸电极，其中该周边电路区域之该复数个NMOS垂直通道电晶体之临限电压为正，而该周边电路区域之该复数个PMOS垂直通道电晶体之临限电压为负，且其中该周边电路区域之该复数个NMOS及PMOS垂直通道电晶体可以在一CMOS运作模式运作。一种半导体记忆体装置，其包括：复数个连接于一位元线与各自复数个字线之间的记忆体单元，其中该复数个记忆体单元中之每一者均包括一NMOS垂直通道选择电晶体，其中该复数个NMOS垂直通道选择电晶体之每一者均包括一包围一垂直p-通道区之n+多晶矽闸电极；及一连接至该位元线并包括复数个NMOS垂直通道电晶体及复数个PMOS垂直通道电晶体之感测放大器，其中该复数个NMOS垂直通道电晶体中之每一者均包括一包围一垂直p-通道区之p+多晶矽闸电极，且该复数个PMOS垂直通道电晶体中之每一者均包括一包围一垂直n-通道区之n+多晶矽闸电极，其中该NMOS垂直通道电晶体之一临限电压为正，而该复数个NMOS垂直通道选择电晶体之每一者及该PMOS垂直通道电晶体之临限电压为负。如请求项9之半导体记忆体装置，进一步包括一连接至该感测放大器之互补位元线，及复数个连接至该互补位元线之互补记忆体单元。如请求项10之半导体记忆体装置，其中该等记忆体单元与该等互补记忆体单元系位于该感测放大器之一相同侧上。如请求项10之半导体记忆体装置，其中该等记忆体单元及该等互补记忆体单元系位于该感测放大器之一对置侧上。一种半导体记忆体装置，其包括一运作地耦合至一半导体基板上一行解码器及一列解码器之记忆体核心，该记忆体核心包括：复数个记忆体单元阵列，其布置成列及行；复数个字线驱动器，其位于各自毗邻之记忆体单元阵列之间的行中；及复数个感测放大器，其位于各自毗邻之记忆体单元阵列之间的列中；其中该等记忆体单元阵列中之每一者均包括复数个NMOS垂直通道选择电晶体，且该复数个NMOS垂直通道选择电晶体包括一包围一垂直p-通道区之n+多晶矽闸电极，其中该复数个NMOS垂直通道电晶体之临限电压为正；其中该等字线驱动器及感测放大器中之每一者均包括复数个PMOS垂直通道电晶体及复数个NMOS垂直通道电晶体，其中该复数个NMOS垂直通道电晶体中之至少一者包括一包围一垂直p-通道区之p+多晶矽闸电极，且该复数个PMOS垂直通道电晶体中之至少一者包括一包围一垂直n-通道区之n+多晶矽闸电极，其中该NMOS垂直通道电晶体之一临限电压为正，而该PMOS垂直通道电晶体之一临限电压为负。如请求项13之半导体记忆体装置，其中该列解码器及行解码器包括复数个NMOS平面通道电晶体及复数个PMOS平面通道电晶体。如请求项13之半导体记忆体装置，其中该列解码器及行解码器包括复数个NMOS垂直通道电晶体及复数个PMOS垂直通道电晶体，其中该列解码器及行解码器之该复数个NMOS垂直通道电晶体包括一包围一垂直p-通道区之p+多晶矽闸电极，且该列解码器及行解码器之该复数个PMOS垂直通道电晶体包括一包围一垂直n-通道区之n+多晶矽闸电极，其中该列解码器及行解码器之该复数个NMOS垂直通道电晶体之临限电压为正，而该列解码器及行解码器之该复数个PMOS垂直通道电晶体之临限电压为负，且其中该列解码器及行解码器之该复数个NMOS及PMOS垂直通道电晶体可以在一CMOS运作模式运作。 |
