| 主权项 |
一种画素结构的制作方法，包括：提供一基板；依序形成一半导体层与一第一导电层于该基板上；图案化该半导体层与该第一导电层，以形成一半导体图案与一资料配线图案，其中该半导体图案由该半导体层所构成，而该资料配线图案由该半导体层与该第一导电层所构成；依序形成一闸绝缘层与一第二导电层于该基板上；图案化该闸绝缘层与该第二导电层，以形成相连之一闸极图案以及一扫描配线图案，该闸极图案由该闸绝缘层与该第二导电层所构成，其中该闸极图案位于该半导体图案上，并且暴露出部分的该半导体图案，而被暴露的该半导体图案位于该闸极图案的两侧；形成一源极区、一汲极区、一通道区以及一轻掺杂区于该半导体图案中，其中该源极区与该汲极区分别位于该闸极图案的两侧，该通道区位于该闸极图案下方，而该轻掺杂区位于该通道区与该源极区之间以及该通道区与该汲极区之间；形成一第三导电层于该基板上；图案化该第三导电层，以形成一源极图案以及一汲极图案，其中该源极图案与该汲极图案分别位于该闸极图案的两侧，并且分别连接该源极区与该汲极区，且该源极图案更电性连接至该资料配线图案；全面形成一保护层于该基板上；图案化该保护层，以形成一接触窗暴露出该汲极图案；以及形成一画素电极于该保护层上，该画素电极经由该接触窗电性连接至该汲极图案。如申请专利范围第1项所述之画素结构的制作方法，其中图案化该半导体层与该第一导电层的步骤包括：形成一光阻材料层于该第一导电层上；图案化该光阻材料层，以形成一第一光阻图案与一第二光阻图案，其中该第一光阻图案对应位于后续形成之该半导体图案的位置，而该第二光阻图案对应位于后续形成之该资料配线图案的位置，且该第一光阻图案的厚度小于该第二光阻图案的厚度；藉由该第一光阻图案与该第二光阻图案作为罩幕，以对该半导体层与该第一导电层进行蚀刻，进而移除该第一光阻图案与该第二光阻图案所暴露的该第一导电层与该半导体层；对该第一光阻图案与该第二光阻图案进行一灰化制程，以完全移除该第一光阻图案，并且移除部份的该第二光阻图案；藉由剩余的该第二光阻图案作为罩幕，对该半导体层与该第一导电层进行蚀刻，进而移除该第二光阻图案所暴露的该第一导电层；以及移除剩余的该第二光阻图案。如申请专利范围第2项所述之画素结构的制作方法，其中图案化该光阻材料层的步骤包括藉由一半调式光罩或一灰调式光罩对该光阻材料层进行一微影制程。如申请专利范围第1项所述之画素结构的制作方法，其中形成该源极区、该汲极区、该通道区以及该轻掺杂区的步骤包括：在图案化该闸绝缘层与该第二导电层之后，保留一光阻图案于该闸极图案上；藉由该光阻图案与该闸极图案作为罩幕来对该半导体图案进行一第一次离子掺杂，以形成该源极区与该汲极区；对该光阻图案进行一灰化制程，以移除一部份的该光阻图案，使该光阻图案暴露出一部分的该闸极图案；以灰化后的该光阻图案作为罩幕来蚀刻被暴露的该闸极图案，以使该闸极图案更暴露出另一部分的半导体图案；藉由该闸极图案作为罩幕，对该闸极图案所暴露的该另一部分的半导体图案进行一第二次离子掺杂，其中该第二次离子掺杂为一轻离子掺杂，以形成该轻掺杂区；以及移除该光阻图案。如申请专利范围第4项所述之画素结构的制作方法，其中该第一次离子掺杂为一N型掺杂或一P型掺杂。如申请专利范围第4项所述之画素结构的制作方法，其中该第二次离子掺杂为一N型掺杂或一P型掺杂。如申请专利范围第1项所述之画素结构的制作方法，更包括图案化该闸绝缘层与该第二导电层，以形成一第一电极图案位于该资料配线图案上。如申请专利范围第7项所述之画素结构的制作方法，更包括图案化该第三导电层，以形成一共用配线图案，且部分的该共用配线图案位于该第一电极图案上。如申请专利范围第1项所述之画素结构的制作方法，更包括图案化该半导体层与该第一导电层，以形成一第一电极图案。如申请专利范围第9项所述之画素结构的制作方法，更包括图案化该闸绝缘层与该第二导电层，以形成一共用配线图案，部分的该共用配线图案位于该第一电极图案上。如申请专利范围第9项所述之画素结构的制作方法，其中该汲极图案系电性连接至该第一电极图案。如申请专利范围第1项所述之画素结构的制作方法，其中该闸绝缘层之厚度约为500埃至1500埃。如申请专利范围第1项所述之画素结构的制作方法，其中该第二导电层之材质系包括铝、钛/铝/钛、钛/钼/钛、钼、钼/铝/钼、钨化钼或上述组合。如申请专利范围第1项所述之画素结构的制作方法，其中该第三导电层之材质系包括钼、钼/铝/钼、铝、钛/铝/钛或上述组合。如申请专利范围第1项所述之画素结构的制作方法，其中该保护层之厚度约为2000埃至8000埃。一种画素结构，包括：一基板；一半导体图案与一资料配线，形成于该基板上，其中该半导体图案具有一源极区、一汲极区、一通道区以及一轻掺杂区，其中该源极区与该汲极区分别位于该通道区的两侧，而该轻掺杂区位于该通道区与该源极区之间以及该通道区与该汲极区之间；一扫描配线，形成于该基板上，并位于该资料配线上方；一闸极图案，形成于该半导体图案上，并电性连接于该扫描配线；一闸绝缘层，位于该闸极图案以及该半导体图案之间；一源极图案与一汲极图案，分别配置于该闸极图案的两侧，并且分别电性连接该源极区与该汲极区，该源极图案系电性连接至该资料配线；一保护层，配置于该基板上，以覆盖该半导体图案、该资料配线、该扫描配线、该闸极图案、该源极图案以及该汲极图案，且该保护层具有一接触窗，用以暴露出该汲极图案；以及一画素电极，配置于该保护层上，且该画素电极经由该接触窗电性连接至该汲极图案。如申请专利范围第16项所述之画素结构，其中该半导体图案的材质包括多晶矽。如申请专利范围第16项所述之画素结构，其中该扫描配线、该闸极图案、该源极图案及该汲极图案的材质包括金属。如申请专利范围第16项所述之画素结构，其中该源极区与该汲极区为一N型掺杂区或一P型掺杂区。如申请专利范围第16项所述之画素结构，其中该轻掺杂区为一N型掺杂区或一P型掺杂区。如申请专利范围第16项所述之画素结构，更包括一第一电极图案，位于该资料配线上。如申请专利范围第21项所述之画素结构，更包括一共用配线图案，其中部分的该共用配线图案位于该第一电极图案上。如申请专利范围第22项所述之画素结构，其中该共用配线图案系位于该画素电极之一外围区域。如申请专利范围第16项所述之画素结构，更包括一第一电极图案，该第一电极图案系位于该画素电极之一显示区域。如申请专利范围第24项所述之画素结构，更包括一共用配线图案，其中部分的该共用配线图案位于该第一电极图案上。如申请专利范围第24项所述之画素结构，其中该汲极图案系电性连接至该第一电极图案。如申请专利范围第16项所述之画素结构，其中该闸绝缘层之厚度约为500埃至1500埃。如申请专利范围第16项所述之画素结构，其中该闸极图案之材质系包括铝、钛/铝/钛、钛/钼/钛、钼、钼/铝/钼、钨化钼或上述组合。如申请专利范围第16项所述之画素结构，其中该源极图案与该汲极图案之材质系包括钼、钼/铝/钼、钛/铝/钛或上述组合。如申请专利范围第16项所述之画素结构，其中该保护层之厚度约为2000埃至6000埃。 |
