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一种电子元件焊接区布局检测方法，系应用于透过资料处理装置执行之印刷电路板之布线软体中，其中，该印刷电路板系布设有至少一供对应接置具有复数接脚(pin)之电子元件之焊接区，且该焊接区具有复数对应该电子元件各该接脚之焊垫(pad)，该电子元件焊接区布局检测方法系包括以下步骤：(1)选取该印刷电路板之待测焊接区，以撷取该待测焊接区中之所有焊垫之网路(net)属性讯息以及布局方式；(2)依据所撷取之该待测焊接区中之各该焊垫之布局方式，将该待测焊接区分成四个区块；(3)依据所撷取之网路属性讯息，获取并累加各该区块中之各该焊垫之连线宽度讯息，以分别得到各该区块之连线宽度总和；(4)依据累加得到之各该区块之连线宽度总和，将各该区块中处于对角之两组区块之走线连接宽度总和两两比对，以得到两组比对结果；(5)判断各该比对结果是否在一预定范围内，若否，则进至步骤(6)，若是，则结束该检测方法；以及(6)提供一提示作业，以供后续调整该不允符该预定范围之比对结果对应之二区块之连线宽度。如申请专利范围第1项之电子元件焊接区布局检测方法，其中，该网路属性讯息系由该焊垫之电性连接状态予以确定者。如申请专利范围第2项之电子元件焊接区布局检测方法，其中，该电性连接状态系包括已电性连接以及未电性连接之其中一者。如申请专利范围第3项之电子元件焊接区布局检测方法，其中，该网路属性讯息对应该焊垫处于已电性连接之状态时系为该焊垫之出线宽度参数值及该焊垫之周长参数值之其中一者，该网路属性讯息对应该焊垫处于未电性连接之状态时系为参数值0。如申请专利范围第4项之电子元件焊接区布局检测方法，其中，该连线宽度讯息系对应该网路属性讯息为该焊垫出线宽度参数值、该焊垫之周长参数值、及参数值0之其中一者。如申请专利范围第1项之电子元件焊接区布局检测方法，其中，该待测焊接区之四个区块划分步骤(2)复包括：(2－1)依据所撷取之该待测焊接区中之各该焊垫之布局方式，计算该焊接区之各该焊垫于二维座标上之排列数量；以及(2－2)依据所计算之排列数量以及预设之运算规则，计算得到一分界区域，以透过该分界区域将该焊接区分成四个区块。如申请专利范围第6项之电子元件焊接区布局检测方法，其中，该二维座标上之排列数量系为该待测焊接区之焊垫于纵轴座标上排列之列数及横轴座标上排列之行数。如申请专利范围第7项之电子元件焊接区布局检测方法，其中，该运算规则系为分别将所计算之行数及列数除以2取模之方式，以得到该分界区域。如申请专利范围第1项之电子元件焊接区布局检测方法，其中，该待测焊接区之四个区块划分步骤(2)复包括：依据所撷取之该待测焊接区中之各该焊垫之布局方式，得到该焊接区之二对角线区域，以透过各该对角线区域将该焊接区分成四个区块。如申请专利范围第1项之电子元件焊接区布局检测方法，其中，该提示作业步骤(6)复包括：若该比对结果为小于该预定范围之下限值，则提供与该比对结果中作为分子之连线宽度总和对应之区块执行增加该区块走线宽度、以及与该比对结果中作为分母之连线宽度总和对应之区块执行减少该区块走线宽度之提示作业；若该比对结果大于该预定范围之上限值，则提供与该比对结果中作为分子之连线宽度总和对应之区块执行减少该区块走线宽度、以及与该比对结果中作为分母之连线宽度总和对应之区块执行增加该区块走线宽度之提示作业。 |
