半导体装置

摘要

本发明提供一种能测定无延迟量的正确的时间的半导体装置。存储器、逻辑电路混载LSI(10)形成测试用的输入输出路径，在存储器(12)具有的存储器输入输出部(48)中设置带测试功能的输入输出选择部(52)，使用在测试模式下直接供给的时钟信号TCLK(34)，有选择地取入一个与输入信号DI、COM、ADD和输出信号DO分别对应的信号，输出该取入的信号，一边在未图示的外部引脚监视该输出，一边使时钟信号CLK(62)或输入信号DI、COM和ADD的上升沿时刻变化，对时钟信号TCLK(34)相对地测定表示在存储器(12)的刚刚输入之前和刚刚输出之后的位置产生了多少延迟、相移的延迟量。

主权项

一种半导体装置，混合搭载了多个实现一方面功能的单元和多个实现与该一方面功能不同的另一方面功能的单元，实现上述另一方面功能的单元配设在实现一方面功能的单元的前级，其特征在于：该装置中，将从外部向该装置输入的信号和从该装置向外部输出的信号分别输入和输出，除了与该输入和输出对应实现各功能的通常模式之外，还具有对该装置中的上述输入信号和输出信号测定信号的特性的测试模式，形成在上述通常模式下分别流过上述输入信号和输出信号的通常的输入输出路径、以及在上述测试模式下绕过上述通常的输入输出路径而分别使上述输入信号和输出信号直接流过实现上述一方面功能的单元的测试用输入输出路径，该装置包含：切换单元，分别将上述输入信号和输出信号切换到上述通常的输入输出路径和上述测试用输入输出路径，实现上述一方面功能的单元包含：输入输出单元，分别输入输出流过上述通常和上述测试用的输入输出路径的上述输入信号和输出信号，该输入输出单元包含：输入输出选择单元，使用在上述测试模式下直接供给的测试用时钟信号，有选择地取入分别与上述输入信号和输出信号对应的信号，输出该取入的信号，上述输入输出选择单元作为输入侧的处理，将取入按照上述测试用时钟信号的电平变化的时序供给的一个输入信号并将该取入的输入信号输出的信息保持单元、以及对2个输入进行与运算并输出的与电路单元作为一组，分别对输入信号设置各个组，该与电路单元的输出连接到下一组所具有的上述与电路单元的另一端侧，成为串联连接，该与电路单元将最初的组中来自上述信息保持单元的输出作为1个信息向一端侧供给，对另一端侧施加使逻辑电平为高的信号，对这些输入进行与运算，向后面的与电路单元的另一端侧输入前一组中上述与电路单元的输出，进而，使最后的组中上述与电路单元连接到放大输出的信号的放大单元上，作为输出侧的处理，将取入按照上述测试用时钟信号的电平变化的时序供给的一个输出信号并将取入的输出信号输出的信息保持单元、以及与表示上述测试模式的模式信号的输入对应选择上述供给的1个输出信号和来自上述信息保持单元的输出的信号选择单元作为一组，分别对输出信号设置各个组。