| 主权项 |
一种积体电路装置，包括：一具有一保险丝区之积体电路基板；一在该积体电路基板上界定该保险丝区之窗层，该窗层位于该积体电路装置之较上部分并且凹入于该积体电路装置表面之下；一在该积体电路基板与该窗层间之第一缓冲图案；一在该第一缓冲图案与该窗层间之保险丝图案；一在该第一缓冲图案及该保险丝图案间之第一绝缘层；一在该第一缓冲图案及该积体电路基板间之第二缓冲图案；及一在该第二缓冲图案及该第一缓冲图案间之第二绝缘层。如申请专利范围第1项之积体电路装置，更包括一该积体电路基板上之金属连线，其中该窗层较该金属连线距该积体电路基板更远。如申请专利范围第1项之积体电路装置，其中该保险丝图案包括一种第一导电材料，该第一缓冲图案包括一种第二导电材料而该第二缓冲图案包括一种第三导电材料，其中该第二及第三导电材料与第一导电材料不同而且其中该第一及第二缓冲图案均为平面形。如申请专利范围第3项之积体电路装置，其中该第一导电材料包括铝、钨及/或铜，其中该第二导电材料包括聚矽、钌、白金、铱、氮化钛、氮化钽及/或氮化钨而其中该第三导电材料则包括聚矽、钌、白金、铱、氮化钛、氮化钽及/或氮化钨。如申请专利范围第1项之积体电路装置，更包括：一在该积体电路基板与邻近该第二缓冲图案之第二绝缘层间之线图案；一在第一及第二绝缘层中之接触孔；及一在该保险丝图案电耦合至该线图案之接触孔中之接触插头。如申请专利范围第1项之积体电路装置，更包括：一在第二绝缘层与邻近第一缓冲图案之第一绝缘层间之导电层图案；一在第一绝缘层及保险丝图案上之第三绝缘层；一在该导电层图案上方第三绝缘层上之金属连线，其中该第一及第三绝缘层界定一位于其中之通孔；及一在将该导电层图案与该金属连线加以电耦合之该通孔中之导电插头。如申请专利范围第1项之积体电路装置，其中该积体电路装置包括一积体电路记忆装置。一种形成一积体电路装置之方法，包括：在界定一保险丝区之一积体电路基板上形成一窗层而使该窗层形成于该积体电路装置之较上部分并且凹入该积体电路装置表面之下；在该积体电路基板与该窗层间形成一第一缓冲图案；在该第一缓冲图案与该窗层间形成一保险丝图案；在该第一缓冲图案与该保险丝图案间形成一第一绝缘层；在该第一缓冲图案与该积体电路基板间形成一第二缓冲图案；及在该第二缓冲图案与该第一缓冲图案间形成一第二绝缘层。如申请专利范围第8项之方法，更包括在该积体电路基板上形成一金属连线，该金属连线较该窗层距该积体电路基板更远。如申请专利范围第8项之方法，其中形成该窗层包括：在该第一绝缘层上形成一第三绝缘层；在该第三绝缘层上形成一钝化层；蚀刻该钝化层及在该保险丝区内之第三绝缘层至凹入该积体电路装置表面下之保险丝图案上之窗层。如申请专利范围第8项之方法，其中形成该保险丝图案包括形成一包括第一导电材料之保险丝图案，其中形成该第一缓冲图案包括形成包括一第二导电材料之第一缓冲图案，其中形成该第二缓冲图案包括形成包括一第三导电材料之第二缓冲图案，其中该第二及第三导电材料与第一导电材料不同并且其中该第一及第二缓冲图案均为平面形。如申请专利范围第8项之方法，更包括：在该积体电路基板与邻近该第二缓冲图案之第二绝缘层间形成一线图案；在露出该线图案一部分之第一及第二绝缘层中形成一接触孔；及在将该保险丝图案电耦合至该线图案之接触孔中形成一接触插头。如申请专利范围第8项之方法，更包括：在该第二绝缘层与邻近第一缓冲图案之第一绝缘层间形成一导电层图案；在该第一绝缘层与该保险丝图案上形成一第三绝缘层；在该导电层图案上方之第三绝缘层上形成一金属连线；在露出该导电层图案一部分之第一及第三绝缘层中形成一通孔；及在电耦合该导电层图案及该金属连线之通孔中形成一导电插头。如申请专利范围第8项之方法，其中形成该积体电路装置包括形成一积体电路记忆装置。一种形成一积体电路装置之方法，包括：在该积体电路基板上形成一导电层，该导电层从一单元区延伸至该积体电路基板之一保险丝区；将该导电层图案化俾同时在该单元区形成一平板电极及在该保险丝区形成一缓冲图案；在该平板电极及该缓冲图案上形成一第一绝缘层；在从该单元区延伸至该保险丝区之第一绝缘层上形成一金属层；将该金属层图案化俾同时在该积体电路基板之单元区内形成一金属连线及在该积体电路基板之保险丝区内形成一保险丝图案；在该金属连线及该保险丝图案上形成一第二绝缘层；在该第二绝缘层上形成一钝化层；及蚀刻该钝化层及在该积体电路基板保险丝区内之第二绝缘层而形成一界定该保险丝区之窗层。如申请专利范围第15项之方法，其中形成一导电层包括形成一第一导电层而且其中形成该缓冲图案包括形成一第一缓冲图案，该方法更包括：在该积体电路基板上形成一从该单元区伸至该保险丝区之第二导电层，该第二导电层位于该积体电路基板与该第一缓冲图案之间；及将该第二导电层图案化而同时在该单元区形成一位元线及在该保险丝区形成一第二缓冲图案。如申请专利范围第16项之方法，其中形成该第二导电层更包括：在该积体电路基板上形成一第一导电材料层；在该第一导电材料层上形成一第二导电材料层；及将该第一及第二导电材料层加以蚀刻而同时形成该位元线及该第二缓冲图案。如申请专利范围第17项之方法，其中该第一导电材料层包括聚矽而该第二导电材料层包括矽化钨。如申请专利范围第16项之方法，更包括在第二缓冲图案与第一缓冲图案间形成一第三绝缘层。如申请专利范围第19项之方法，其中形成该第一缓冲图案包括：在该积体电路基板之保险丝区内之第三绝缘层上形成一第四绝缘层；及蚀刻该第一导电层而使一部分第一导电层保留在该积体电路基板保险丝区内之第四绝缘层上。如申请专利范围第15项之方法，其中形成该金属连线及该保险丝图案包括：在该第一绝缘层上形成一第一金属层；在该第一金属层上形成一第二金属化合物层；在该第一金属层及第二金属化合物层上形成一抗光蚀图案；按照该抗光蚀图案蚀刻该第一金属层及第二金属化合物层而同时形成该金属连线及该保险丝图案。如申请专利范围第16项之方法，其中形成该积体电路装置包括形成一积体电路记忆装置。如申请专利范围第22项之方法，其中该积体电路记忆装置包括一动态随机存取记忆装置。 |
