| 主权项 |
一种资料写入方法，用以将一资料写入一快闪记忆体之一区块(block)之一区段(sector)，该资料包括512位元组(bytes)资料，每一位元组资料包含8个位元，该资料写入方法包含：取得该区块之逻辑区块位址资讯及一记忆体损坏资讯；将该资料之前504个位元组资料分为448个编码组，而其余8个位元组资料系分别于高位加入一位元值为1之位元，以形成8个编码组，每一编码组系由9个位元所组成；使用一6位元错误修正码对该些编码组进行编码，以产生一冗余码资讯，其中该6位元错误修正码系采用由加洛瓦场GF(29)所产生的里德所罗门码(Reed-Solomon code)；将该资料、该逻辑区块位址资讯、该记忆体损坏资讯及该冗余码资讯储存于该区段。如申请专利范围第1项所述之资料写入方法，其中该快闪记忆体系为多级单元(Multi Level Cell，MLC)及单级单元(Single Level Cell，SLC)两种其中之一者。如申请专利范围第1项所述之资料写入方法，其中该调整之步骤更包含将该逻辑区块位址资讯及该记忆体损坏资讯与该资料一起调整。如申请专利范围第1项所述之资料写入方法，其中该冗余码资讯所需之储存空间为108位元。一种适用于快闪记忆体之错误修正编码方法，用以对该快闪记忆体之一区块之一区段内所储存之资料进行编码，该区段系包括一资料储存区、一参数资讯储存区及一冗余码资讯储存区，该错误修正编码方法包含：提供一抹除判断值，该抹除判断值系与该资料储存区及该参数资讯储存区之复数个位元皆为「0xff」之状态相关；取得欲储存于该资料储存区之一资料，使用一错误修正码对该资料进行编码，以产生一第二冗余码资讯；将该第二冗余码资讯与该抹除判断值进行一互斥或(XOR)逻辑运算，以产生一第三冗余码资讯；以及将该资料及该第三冗余码资讯分别储存于该资料储存区及该冗余码资讯储存区；其中，该资料包括512位元组资料，每一位元组资料包含8个位元且系以如申请专利范围第1项至第4项任一项所述之资料写入方法写入该区段。如申请专利范围第5项所述之错误修正编码方法，其中提供该抹除判断值之步骤更包含：取得一与该资料储存区及该参数资讯储存区之储存空间相同之编码运算资料，且该编码运算资料所包括之复数个位元组皆为「0xff」；使用一错误修正码(ECC)对该编码运算资料进行编码，以产生一第一冗余码资讯；以及计算该第一冗余码资讯之一补数(complement)，以该补数作为该抹除判断值。如申请专利范围第5项所述之错误修正编码方法，其中该快闪记忆体系为多级单元及单级单元两种其中之一者。如申请专利范围第5项所述之错误修正编码方法，其中该资料储存区之储存容量为512位元组。如申请专利范围第5项所述之错误修正编码方法，其中该错误修正码系为一4位元错误修正码或一6位元错误修正码。如申请专利范围第9项所述之错误修正编码方法，其中该位元错误修正码系采用由加洛瓦场GF(29)所产生的里德所罗门码。一种适用于快闪记忆体之错误修正解码方法，用以对该快闪记忆体之一区块之一区段内所储存之资料进行解码，该区段系包括一资料储存区、一参数资讯储存区及一冗余码资讯储存区，该资料储存区系储存一资料，该冗余码资讯储存区系储存一第一冗余码资讯，该错误修正解码方法包含：提供一抹除判断数值，该抹除判断值系与该资料储存区及该参数资讯储存区之复数个位元皆为「0xff」之状态相关；对该第一冗余码资讯与该抹除判断数值进行一互斥或(XOR)逻辑运算，以产生一第三冗余码资讯；以及根据该第三冗余码资讯对该资料进行一错误修正码之解码程序；其中，该资料包括512位元组资料，每一位元组资料包含8个位元且系以如申请专利范围第1项至第4项任一项所述之资料写入方法写入该区段。如申请专利范围第11项所述之错误修正解码方法，其中提供该抹除判断数值之步骤更包含：取得与该资料储存区及该参数资讯储存区之储存空间相同之一解码运算资料，且该解码运算资料所包括之复数个位元组皆为「0xff」；使用该错误修正码对该解码运算资料进行编码，以产生一第二冗余码资讯；以及计算该第二冗余码资讯之一补数，以该补数作为该抹除判断数值。如申请专利范围第11项所述之错误修正解码方法，其中该快闪记忆体系为多级单元及单级单元两种其中之一者。如申请专利范围第11项所述之错误修正解码方法，其中该资料储存区之储存容量为512位元组，该参数资讯储存区之储存容量为2位元组。如申请专利范围第11项所述之错误修正解码方法，其中该错误修正码系为一4位元错误修正码或6位元错误修正码。如申请专利范围第15项所述之错误修正编码方法，其中该错误修正码系采用由加洛瓦场GF(29)所产生的里德所罗门码。 |
