适用于以差分输入电路方式实现硬连线译码器的技术

摘要

提供了用于改进可编程集成电路上的差分输入/输出(IO)电路的信号时序特性的技术。差分缓存器接收加在差分输入引脚上的差分信号。差分缓存器的输出信号被传送至位于可编程逻辑元件的两个相邻行/列中的两个硬IO译码器块。每个IO译码器块具有接收差分缓存器的输出信号的数据输入寄存器。位于两个相邻IO译码器块中的数据输入寄存器支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。

主权项

一种可编程逻辑集成电路，具有输入电路，输入电路包括：具有耦合至第一和第二差分输入引脚的输入端的差分输入缓存器；耦合至差分输入缓存器输出端的第一硬线连接的译码器电路，其中第一硬线连接的译码器电路位于可编程逻辑元件的第一行/列中；位于可编程逻辑元件的第二行/列中的第二硬线连接的译码器电路；以及具有耦合至差分输入缓存器的输出的第一输入端且具有耦合至第二硬线连接的译码器电路的输出端的硬线连接复用器；其中所述第一硬线连接的译码器电路具有在时钟信号的下降沿存储差分输入缓存器的输出信号的第一寄存器，以及在时钟信号的上升沿存储差分输入缓存器的输出信号的第二寄存器。