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一种延迟锁定回路(DLL)电路之延迟线单元，包含：第一延迟线，具有多数第一单元延迟，各第一单元延迟具有一第一延迟，用以延迟一时脉信号；第二延迟线，具有多数第二单元延迟，各第二单元延迟具有一第二延迟，如果未在该第一延迟线达到一延迟锁定操作时，则延迟该时脉信号以输出该延迟时脉信号至该第一延迟线；及第三延迟线，具有多数第三单元延迟，各第三单元延迟具有一第三延迟，如果未在该第二延迟线达到该延迟锁定操作时，则延迟该时脉信号以输出该延迟时脉信号至该第二延迟线；其中该第一延迟比该第二延迟短，而该第二延迟比该第三延迟短。如申请专利范围第1项之延迟线单元，其中该第一、第二及第三延迟为串联连接。一种在同步记忆体装置内所使用之延迟锁定回路(DLL)电路，包含：相位比较单元，用于比较参考信号及回馈信号而产生比较信号；延迟控制单元，用于响应该比较信号来产生控制信号；延迟线单元，用于响应该控制信号来使得内部时脉信号延迟；及延迟模组，以延迟时脉信号来产生回馈信号；其中该延迟线单元包括：第一延迟线，含有多数第一单元延迟，其各个具有一第一解析度，用以延迟该内部时脉信号；第二延迟线，含有多数第二单元延迟，其各个具有一第二延迟，如果未在该第一延迟线达到一延迟锁定操作时，则延迟该时脉信号以输出该延迟时脉信号至该第一延迟线；及第三延迟线，含有多数第三单元延迟，其各个具有一第三延迟，如果未在该第二延迟线达到该延迟锁定操作时，则延迟该时脉信号以输出该延迟时脉信号至该第二延迟线；其中该第一延迟系比该第二延迟短，而该第二延迟系比该第三延迟短。如申请专利范围第3项之DLL电路，其中该第一、第二及第三延迟线串联连接。一种同步记忆体装置延迟锁定回路(DLL)之时脉信号延迟锁定方法，包含下列步骤：(a)比较参考信号及延迟模组所产生之回馈信号而产生一比较信号；(b)响应该比较信号来产生控制信号；及(c)响应该控制信号，以使用包含多数单元延迟之延迟线单元来延迟时脉信号，各单元延迟相互具有不同解析度；其中该步骤(c)包含下列步骤：(c1)使得该时脉信号经由包含各具有第一解析度之多数第一单元延迟的第一延迟线来延迟；(c2)如果延迟锁定作业没有在该步骤(c1)获得，则使得该时脉信号经由包含各具有多数第二单元延迟之第二延迟线来延迟，各该第二单元延迟具有高于该第一解析度之第二解析度；及(c3)如果延迟锁定作业没有在该步骤(c2)中获得，则使得该时脉信号经由包含第三单元延迟之第三延迟线来延迟，各该第三单元延迟具有高于该第二解析度之第三解析度。如申请专利范围第5项之时脉信号延迟锁定方法，其中该第一、第二及第三延迟线为串联连接。如申请专利范围第1项之延迟线单元，其中该第一单元延迟的数量系大于该第二单元延迟的数量，且该第二单元延迟的数量系大于该第三单元延迟的数量。如申请专利范围第3项之延迟线单元，其中该第一单元延迟的数量系大于该第二单元延迟的数量，且该第二单元延迟的数量系大于该第三单元延迟的数量。一种延迟锁定回路电路之延迟线单元，包含：第一延迟线，具有多数第一单元延迟，各第一单元延迟具有一第一延迟，且以一第一频率来延迟一时脉信号；第二延迟线，具有多数第二单元延迟，各第二单元延迟具有一第二延迟，如果未在该第一延迟线达到一延迟锁定操作时，则以一第二频率延迟该时脉信号以输出该延迟时脉信号至该第一延迟线，其中该第一频率系高于该第二频率；及第三延迟线，具有多数第三单元延迟，各第三单元延迟具有一第三延迟，如果未在该第二延迟线达到该延迟锁定操作时，则以一第三频率延迟该时脉信号以输出该延迟时脉信号至该第二延迟线，其中该第二频率系高于该第三频率；其中该第一延迟系比该第二延迟短，而该第二延迟系比该第三延迟短。如申请专利范围第9项之延迟线单元，其中该第一延迟的数量系大于该第二延迟的数量，且该第二延迟的数量系大于该第三延迟的数量。 |
