| 主权项 |
一种非挥发性记忆体阵列，其包含：一浮动闸极记忆体单元串，其延伸于一基板之一第一掺杂区域与该基板之一第二掺杂区域间；一第一接点，其包括一第一材料之一第一部分与一第二材料之一第二部分，该第一部分接触该基板之该第一掺杂区域，该第二部分覆盖该第一部分，第一与第二部分二者皆于一介电层中之一垂直开口中形成，该第一接点系一位元线接点；以及一第二接点，其包括一第一材料之一第三部分与一第二材料之一第四部分，该第三部分接触该基板之该第二掺杂区域，该第四部分覆盖该第三部分，第三与第四部分二者皆于一介电层中之一垂直开口中形成，该第二接点系用于该浮动闸极记忆体单元串；及一共用源极线在该第二接点上，该第二接点与该共用源极线电性连接。如请求项1之非挥发性记忆体阵列，其中该第一材料系掺杂多晶矽而该第二材料系钨。如请求项1之非挥发性记忆体阵列，其进一步包含沿该浮动闸极记忆体单元串之侧而延伸的浅沟渠隔离结构。如请求项1之非挥发性记忆体阵列，其中字元线会于垂直该串之一方向上横跨该串而延伸。如请求项1之非挥发性记忆体阵列，其中该浮动闸极记忆体单元串包括一第一选择闸极与一第二选择闸极。一种非挥发性记忆体阵列，其包含：复数个浮动闸极记忆体单元串，一个别串于一第一方向上延伸于该基板之一第一掺杂区域与该基板之一第二掺杂区域间；复数个字元线，其于垂直该第一方向之一第二方向上延伸并覆盖该等复数个浮动闸极记忆体单元的浮动闸极；复数个选择线，其于该第二方向上延伸以连接该等复数个串的选择闸极；复数个复合插塞，一个别复合插塞包括一第一材料之一第一部分与一第二材料之一第二部分，该第二部分覆盖该第一部分，第一与第二部分二者皆于一介电层中之一垂直开口中形成，该等复数个复合插塞包含连接至该基板的第一掺杂区域的一第一群组复合插塞及连接该基板的第二掺杂区域的一第二群组复合插塞；一共用源极线，其于该第二方向上延伸，该共用源极线在该第一群组复合插塞之上且连接至该第一群组复合插塞的每一复合插塞；以及复数个位元线，其于该第一方向上延伸于该等复数个串上，一个别位元线连接至该第二群组复合插塞的一复合插塞。如请求项6之非挥发性记忆体阵列，其中邻近串系藉由浅沟渠隔离区来加以分离。如请求项6之非挥发性记忆体阵列，其中该第一材料系掺杂多晶矽而该第二材料系钨。如请求项8之非挥发性记忆体阵列，其中一阻障层延伸于该第一材料与该第二材料之间。如请求项9之非挥发性记忆体阵列，其中该阻障层系钛与氮化钛的一复合。如请求项6之非挥发性记忆体阵列，其中该垂直开口具有一纵横比，其对于使该垂直开口能够单独以该第一材料来加以填充系太高。一种于一半导体基板上形成一非挥发性记忆体阵列的方法，其包含：形成一记忆体单元串，其具有由一介电层所覆盖的浮动闸极与控制闸极，该串会从一第一基板区域延伸至一第二基板区域；在该第一基板区域上于该介电层中形成一第一开口，该第一开口延伸至该第一基板区域；在该第二基板区域上于该介电层中形成一第二开口，该第二开口延伸至该第二基板区域；接着沉积一第一导电材料，其接触该等第一与第二基板区域，该第一导电材料会部分但非完全填充该等第一与第二开口，该第一导电材料完全地填充该等第一开口至一第一高度，及完全地填充该等第二开口至一第二高度；以及于该等第一与第二开口中接着沉积一第二导电材料，该第二导电材料会在该等第一与第二开口中直接覆盖该第一导电材料，该第二导电材料完全地填充该等第一开口及完全地填充该等第二开口，该第一导电材料及该第二导电材料于该第一开口中形成一位元线接点及于该第二开口中形成一源极线接点。如请求项12之方法，其进一步包含接着平坦化该记忆体阵列之一上表面。如请求项13之方法，其进一步包含接着形成并图案化一额外介电层以形成额外开口，并以额外导电材料来填充该等额外开口，该等额外开口对准该等第一与第二开口。如请求项12之方法，其中该等第一与第二开口具有一纵横比，其会防止单独以该第二材料来填充该等第一与第二开口，且该第一导电材料填充该等第一与第二开口达能留下具有可单独由该第二导电材料填充之一纵横比之一未填充部分的一位准。一种于一半导体基板上形成一非挥发性记忆体阵列的方法，其包含：形成复数个浮动闸极记忆体单元串，其于一第一方向上延伸并横跨一基板于一第二方向上分隔开，一个别串会从一第一端延伸至一第二端；于该等复数个浮动闸极单元串上形成一介电层；移除该介电层之部分以于该等复数个串中之若干者的第一端与第二端上形成复数个开口，该等复数个开口会从该介电层之一顶部表面延伸至该基板表面；于该等复数个开口中接着沉积一第一导电材料，该第一导电材料接触该基板表面并填充该等复数个开口达比该介电层之该顶部表面之顶部低的一位准；以及于该等复数个开口中接着沉积一第二导电材料，该第二导电材料直接覆盖该第一材料并填充该等复数个开口达至少与该介电层之该顶部表面一样高的一位准，该第二导电材料具有比该第一导电材料更低的一阻值，该第一及第二导电材料形成第一接点至该等复数串的该等第一端及形成第二接点至该等复数串的该等第二端；形成一共用源极线，该等第二接点的每一者形成一电连接至该共用源极线的至少一部分；及形成复数个位元线，该等第一接点的每一者形成一电连接至该等位元线中一者的至少一部份。如请求项16之方法，其进一步包含接着执行化学机械抛光以移除该第二导电材料之部分，于该第一介电层上接着形成一第二介电层，图案化该第二介电层并沉积额外导电材料。如请求项17之方法，其中该额外导电材料系该第二导电材料。一种于一非挥发性记忆体阵列中形成一低阻抗无空隙插塞的方法，其包含：于一介电层形成一开口，该开口具有一第一垂直尺寸与一第一水平尺寸，其给出一第一纵横比，该开口暴露一基板的一部分；植入一掺杂至该基板由该开口所暴露的该部分；于该开口中沈积一第一导电材料之一第一导电部分，该第一导电部分具有一第二垂直尺寸，该沈积留下具有一第三垂直尺寸之该开口的一未填充部分，该未填充开口部分具有小于该第一纵横比的一第二纵横比；于该未填充部分中形成一第二导电部分，该第二导电部分由具有比该第一导电材料低之一阻抗性的一第二导电材料来形成，该第二导电材料提供具有该第二纵横比之开口的无空隙填充，且不会提供具有该第一纵横比之开口的无空隙填充；及在该第二导电部分上形成一第三导电部分，该第三导电部分系一共用源极线，该第一及第二导电材料提供介于具有植入掺杂的该基板的该部分及该共用源极线之间的一电连接之至少一部分。如请求项19之方法，其中该第一导电材料系掺杂多晶矽而该第二导电材料系钨。如请求项19之方法，其中选择该第二垂直尺寸使得该第二纵横比系大约可由该第二导电材料适当地填充的最大纵横比。如请求项19之方法，其中该等第一与第二导电部分形成一导电插塞，其会对一NAND快闪记忆体阵列之一NAND串产生接点。如请求项19之方法，其进一步包含于该第一导电材料与该第二导电材料之间形成一阻障层。如请求项19之方法，其中第一与第二导电部分二者系藉由毯覆沉积来形成，且接着移除多余第一导电材料与多余第二导电材料。如请求项24之方法，其中该多余第一导电材料与该多余第二导电材料系由化学机械抛光来移除，以留下一平坦化表面，其上形成额外导电部分。 |
