| 发明名称 | 时钟控制电路以及发送机 | ||
| 摘要 | 发送机(1)具有时钟生成部(4)、FIFO部(6)以及串行信号生成部(7)。时钟生成部(4)通过扩频来调制基准时钟(CKref)，生成调制度大的第1时钟(CK1)、和调制度小的第2时钟(CK2)。FIFO部(6)输入从时钟生成部(4)输出到数据生成部(2)并从该数据生成部(2)输出的第1时钟(CK1)、在数据生成部(2)中与第1时钟(CK1)同步输出的并行数据信号、以及从时钟生成部(4)输出的第2时钟(CK2)，使并行数据信号(Pdata)与第2时钟(CK2)同步进行输出。串行信号生成部(7)将并行数据信号(PRdata)转换为串行数据信号(Sdata)后进行输出。 | ||
| 申请公布号 | CN101868948A | 申请公布日期 | 2010.10.20 |
| 申请号 | CN200980101081.1 | 申请日期 | 2009.12.09 |
| 申请人 | 哉英电子股份有限公司 | 发明人 | 秋田浩伸 |
| 分类号 | H04L25/02(2006.01)I;H04L7/04(2006.01)I | 主分类号 | H04L25/02(2006.01)I |
| 代理机构 | 北京三友知识产权代理有限公司 11127 | 代理人 | 黄纶伟 |
| 主权项 | 一种时钟控制电路，其特征在于具有：时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的所述第1时钟和所述第2时钟；以及FIFO部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第1时钟、在所述外部电路中与所述第1时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第2时钟，并将所述并行数据信号与所述第2时钟同步输出。 | ||
| 地址 | 日本东京都 | ||