用于可编程逻辑的高度可配置PLL体系结构

摘要

一种可编程逻辑设备，包括输出具有可编程相位和频率的多个时钟信号的可配置锁相环(PLL)电路。每个输出信号都可编程选择用作外部时钟、内部全局时钟、内部本地时钟或其组合。PLL电路具有可编程的分频，包括提供高度时钟设计灵活性的可编程级联分频及可编程输出信号复用。

主权项

一种用于产生时钟信号的电路，所述电路包括：第一复用器，用于从多个输入信号选择参考信号；PLL电路，用于接收所述参考信号并产生多个相移信号，其中所述相移信号具有相同的频率和不同的相位，并且其中所述PLL电路包括第二复用器，所述第二复用器用于从所述多个相移信号选择反馈信号；第一分频器电路，用于对至少两个相移信号的频率进行划分，以产生多个输出时钟信号；以及第三复用器，用于选择所述多个输出时钟信号中的一个。