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一种延迟锁相回路，将一输入信号延迟成一输出信号，该延迟锁相回路包括：一相位侦测器，比较该输入信号与该输出信号间之相位关系，以输出一相位比较结果；一控制单元，根据一时脉资讯信号而产生一控制信号；一延迟线，用于延迟该输入信号，该延迟线包含复数串联基本延迟单元，该些基本延迟单元之基本延迟量由该控制单元所产生之该控制信号进行调整；以及一多工控制电路，根据该相位侦测器所提供之该相位比较结果而选择该些基本延迟单元之延迟级数，以产生该输出信号。如申请专利范围第1项所述之延迟锁相回路，其中该时脉资讯信号包含一频率侦测结果。如申请专利范围第1项所述之延迟锁相回路，其中该时脉资讯信号包含一模式暂存器输出信号。如申请专利范围第1项所述之延迟锁相回路，其中该时脉资讯信号包含一列位址控制延迟资讯。如申请专利范围第1项所述之延迟锁相回路，其中各基本延迟单元包括：一缓冲单元，具有一输入端与一输出端；复数电容，各具有一第一端及接地之一第二端；以及复数开关，该些开关受控于该控制信号而选择性控制该缓冲单元之该输出端与该些电容之该些第一端间之耦合，以改变各基本延迟单元的该基本延迟量。如申请专利范围第1项所述之延迟锁相回路，其中当该输入信号为一差动对信号时，各基本延迟单元包括：一第一电晶体，具有：一第一端；一控制端，耦接至该输入信号或前一级基本延迟单元之一输出信号；以及一第二端；一第二电晶体，具有：一第一端；一控制端，耦接至该输入信号或前一级基本延迟单元之该输出信号；以及一第二端；一第一电阻，耦接于一电压源与该第一电晶体之该第一端之间；一第二电阻，耦接于该电压源与该第二电晶体之该第一端之间；一偏压源；以及一可变电流源，耦接至该第一电晶体之该第二端，该第二电晶体之该第二端及该偏压源；其中该偏压源根据该控制信号而改变该可变电流源所产生之一电流，该电流改变各基本延迟单元的该基本延迟量。如申请专利范围第1项所述之延迟锁相回路，其中当该输入信号为一差动对信号时，各基本延迟单元包括：一第一电晶体，具有：一第一端；接收一偏压源之一控制端；以及接地之一第二端；一第二电晶体，具有：一第一端；一控制端，耦接至该输入信号或前一级基本延迟单元之一输出信号；以及一第二端，耦接至该第一电晶体之该第一端；一第三电晶体，具有：一第一端；一控制端，耦接至该输入信号或前一级基本延迟单元之该输出信号；以及一第二端，耦接至该第一电晶体之该第一端；一第一电阻，具有：一第一端，耦接于一电压源；以及一第二端；一第二电阻，具有：一第一端，耦接于该电压源；以及一第二端；一第三电阻，具有：一第一端，耦接于该电压源；以及一第二端；一第四电阻，具有：一第一端，耦接于该电压源；以及一第二端；一第一开关，受控于该控制信号而选择性控制该第二电晶体之该第一端与该第一电阻之该第二端间之耦合；一第二开关，受控于该控制信号而选择性控制该第二电晶体之该第一端与该第二电阻之该第二端间之耦合；一第三开关，受控于该控制信号而选择性控制该第三电晶体之该第一端与该第三电阻之该第二端间之耦合；以及一第四开关，受控于该控制信号而选择性控制该第三电晶体之该第一端与该第四电阻之该第二端间之耦合。 |
