| 主权项 |
一种电压位准移位电路，包括：一第一第一电晶体，上述第一第一电晶体之一第一极耦接至一第一电压源；一第一第二电晶体，上述第一第二电晶体之一第一极耦接至一第二电压源，并且上述第一第二电晶体之一闸极耦接上述第一第一电晶体之一闸极于一第一节点；一第一第三电晶体，耦接于上述第一第一电晶体与上述第一第二电晶体之间；一第一开关，耦接于上述第一第三电晶体之一闸极与上述第二电压源之间；一第二开关，耦接于上述第一第二电晶体与上述第一第三电晶体之一第一连接点以及上述第一节点之间；一电容器，耦接于一信号输入电路与上述第一节点之间；一第二第一电晶体，上述第二第一电晶体之一第一极耦接至上述第一电压源；一第二第二电晶体，上述第二第二电晶体之一第一极耦接至上述第二电压源，并且上述第二第二电晶体之一闸极耦接至上述第二第一电晶体之一闸极于一第二节点；一第二第三电晶体，耦接于上述第二第一电晶体与上述第二第二电晶体之间；一第三开关，耦接于上述第二第三电晶体之一闸极与上述第二电压源之间；一第四开关，耦接于上述第二第二电晶体与上述第二第三电晶体之一第二连接点以及上述第二节点之间；一第五开关，耦接于上述第二第三电晶体之上述闸极与上述第一连接点之间；一第六开关，耦接于上述第一第三电晶体之上述闸极与上述第二连接点之间；一反相器，耦接于上述第一节点与上述第二节点之间；一输出端，用以输出一输出信号；以及一第七开关，耦接于上述第二连接点与上述输出端之间。如申请专利范围第1项所述之电压位准移位电路，其中上述信号输入电路包括：一第八开关，耦接于一交流信号源与上述电容器之间；以及一第九开关，耦接于一第三电压源与上述电容器之间。如申请专利范围第2项所述之电压位准移位电路，其中上述第一开关、上述第二开关、上述第三开关、上述第四开关以及上述第九开关根据一第一控制信号执行切换之动作。如申请专利范围第3项所述之电压位准移位电路，其中上述第五开关、上述第六开关、上述第七开关以及上述第八开关根据一第二控制信号执行切换之动作。如申请专利范围第4项所述之电压位准移位电路，其中上述第一控制信号与上述第二控制信号互为反相。如申请专利范围第1项所述之电压位准移位电路，其中上述第一第三电晶体耦接于上述第一第一电晶体之一第二极与上述第一第二电晶体之一第二极之间，并且上述第二第三电晶体耦接于上述第二第一电晶体之一第二极与上述第二第二电晶体之一第二极之间。如申请专利范围第1项所述之电压位准移位电路，更包括一反相器组，具有偶数个串联之反相器，用以缓冲上述输出信号。如申请专利范围第2项所述之电压位准移位电路，其中上述第三电压源之一电压值为上述第一电压源之一电压值的0.5倍。一种电压位准移位电路，包括：一第一PMOS电晶体，上述第一PMOS电晶体之一源极耦接至一第一电压源；一第一NMOS电晶体，上述第一NMOS电晶体之一源极耦接至一第二电压源，并且上述第一NMOS电晶体之一闸极耦接上述第一PMOS电晶体之一闸极于一第一节点；一第二PMOS电晶体，耦接于上述第一PMOS电晶体与上述第一NMOS电晶体之间；一第一开关，耦接于上述第二PMOS电晶体之一闸极与上述第二电压源之间；一第二开关，耦接于上述第一NMOS电晶体与上述第二PMOS电晶体之一第一连接点以及上述第一节点之间；一电容器，耦接于一信号输入电路与上述第一节点之间；一第三PMOS电晶体，上述第三PMOS电晶体之一源极耦接至上述第一电压源；一第二NMOS电晶体，上述第二NMOS电晶体之一源极耦接至上述第二电压源，并且上述第二NMOS电晶体之一闸极耦接至上述第三PMOS电晶体之一闸极于一第二节点；一第四PMOS电晶体，耦接于上述第三PMOS电晶体与上述第二NMOS电晶体之间；一第三开关，耦接于上述第四PMOS电晶体之一闸极与上述第二电压源之间；一第四开关，耦接于上述第二NMOS电晶体与上述第四PMOS电晶体之一第二连接点以及上述第二节点之间；一第五开关，耦接于上述第四PMOS电晶体之上述闸极与上述第一连接点之间；一第六开关，耦接于上述第二PMOS电晶体之上述闸极与上述第二连接点之间；一反相器，耦接于上述第一节点与上述第二节点之间；一输出端，用以输出一输出信号；以及一第七开关，耦接于上述第二连接点与上述输出端之间。如申请专利范围第9项所述之电压位准移位电路，其中上述信号输入电路包括：一第八开关，耦接于一交流信号源与上述电容器之间；以及一第九开关，耦接于一第三电压源与上述电容器之间。如申请专利范围第10项所述之电压位准移位电路，其中上述第一开关、上述第二开关、上述第三开关、上述第四开关以及上述第九开关根据一第一控制信号执行切换之动作。如申请专利范围第11项所述之电压位准移位电路，其中上述第五开关、上述第六开关、上述第七开关以及上述第八开关根据一第二控制信号执行切换之动作。如申请专利范围第12项所述之电压位准移位电路，其中上述第一控制信号与上述第二控制信号互为反相。如申请专利范围第9项所述之电压位准移位电路，更包括一反相器组，具有偶数个串联之反相器，用以缓冲上述输出信号。如申请专利范围第9项所述之电压位准移位电路，其中上述第二PMOS电晶体耦接于上述第一PMOS电晶体之一汲极与上述第一NMOS电晶体之一汲极之间，并且上述第四PMOS电晶体耦接于上述第三PMOS电晶体之一汲极与上述第二NMOS电晶体之一汲极之间。如申请专利范围第10项所述之电压位准移位电路，其中上述第三电压源之一电压值为上述第一电压源之一电压值的0.5倍。 |
