一种动态局部可重构嵌入式数据控制器芯片的实现方法

摘要

本发明公开了一种动态局部可重构的嵌入式数据控制器芯片的实现方法。本发明采用FPGA芯片实现动态局部可重构嵌入式数据控制器芯片。支持IBM开发的CoreConnect总线的标准。CoreConnect技术使多个芯片核(IP Core)相互连接成为一个完整的新芯片成为可能。本发明实现的可重构嵌入式数据控制器芯片采用CoreConnect总线架构，采用PLB总线连接高性能的处理器核、内存控制器以及基本的外围的芯片核，可重构部分通过OPB总线进行连接。可重构部分既可是外围设备的芯片核，也可是底层算法核，而其他逻辑部分保持不变。在可重构模块占有宽度内的所有器件资源都属于可重构模块所有，可重构模块的边界必须是确定不变的。当模块间有通讯时，在边界上使用Bus Macro。

主权项

一种动态局部可重构的嵌入式数据控制器芯片的实现方法，其特征在于，包括以下步骤：1)编写顶层设计代码，划定可重构模块的设计边界，子模块以黑盒子的形式在顶层被调用；实例化bus macros用于可重构模块和其他模块之间固定的数据交互通道；在明确了子模块间的接口以及子模块与顶层模块的接口后，子模块设计输入与综合同步展开；2)输入顶层模块的综合网表，用于对设计进行全局区域布局、约束每个子模块的规模和区域、定位每个模块的输入输出、对设计进行全局时序约束、将bus macros放置在模块间的边界位置上；3)在激活模式下运行实现工具NGDBuild读取顶层设计、顶层用户的约束文件和当前子模块的逻辑网表作为输入，生成硬件原语网表NGD文件作为输出；在激活模式下用约束编辑器为当前子模块附加时间约束，然后根据新的约束文件对所生成的硬件原语网表NGD文件进行映射、布局布线实现步骤；子模块完成了布局布线而且满足时序要求后，将结果进行提交供合并时使用；4)将所有子模块的激活实现结果和顶层实现结果有机的组织起来，完成整个设计的实现；5)设计确认，生成可重构设计文件；6)比特流文件下载，实现动态局部可重构芯片。