| 主权项 |
一种测试电路，至少包含：至少两接触端，位于一基材上，并分别连接该基材上之一电路的两端；复数个第一阻抗，嵌入该基材中，并分别与该电路之复数个元件并联或串联，其中该些第一阻抗系以电晶体来实现；以及一测试端，连接该些电晶体之闸极，其中该测试端系为一测试垫；其中当该电路关闭时，一电压施加于该些接触端之间，且一电流产生于该些接触端之间，而该电路中之缺陷系藉由判断该电压相对该电流与该些第一阻抗之阻抗总和的倒数间之关系所侦测而得。如申请专利范围第1项所述之测试电路，其中每一该些第一阻抗均为P型电晶体、N型电晶体、互补式金氧半导体元件、接面场效电晶体、PNP型电晶体或NPN型电晶体。如申请专利范围第1项所述之测试电路，其中每一该些第一阻抗均包含导体材质。如申请专利范围第1项所述之测试电路，其中每一该些第一阻抗均包含半导体材质。如申请专利范围第1项所述之测试电路，更包含复数个第二阻抗，分别与该些第一阻抗并联。一种积体电路，至少包含：一基材；一电路，位于该基材上，且该电路具有复数个受测段；至少两接触端，分别连接该电路的两端；复数个第一阻抗，嵌入该基材中，并分别与该些受测段串联，其中该些第一阻抗系以电晶体来实现；以及一测试端，连接该些电晶体之闸极，其中该测试端系为一测试垫；其中当该电路关闭时，一电压施加于该些接触端之间，且一电流产生于该些接触端之间，而该电路中之缺陷系藉由判断该电压相对该电流与该些第一阻抗之阻抗总和的倒数间之关系所侦测而得。如申请专利范围第6项所述之积体电路，其中该电路更包含复数个非受测段，而该些第一阻抗更分别与该些非受测段并联。如申请专利范围第6项所述之积体电路，其中每一该些第一阻抗均为P型电晶体、N型电晶体、互补式金氧半导体元件、接面场效电晶体、PNP型电晶体或NPN型电晶体。如申请专利范围第6项所述之积体电路，其中每一该些第一阻抗均包含导体材质。如申请专利范围第6项所述之积体电路，其中每一该些第一阻抗均包含半导体材质。如申请专利范围第6项所述之积体电路，更包含复数个第二阻抗，分别与该些第一阻抗并联。如申请专利范围第6项所述之积体电路，其中该基材为晶圆或晶粒。 |
