| 主权项 |
一种非反相动态暂存器，包含：一多米诺级，其根据至少一输入资料信号及一脉波时脉讯号用以估算一逻辑函数，当该脉波时脉信号为低位准则该多米诺级预充一预充节点为高位准，当该脉波时脉信号变为高位准则开启一估算视窗，若该多米诺级估算则将该预充节点拉为低位准，若该多米诺级不估算则保持该预充节点为高位准；一多工器，耦合至该多米诺级，其根据该脉波时脉讯号及该预充节点，于该估算视窗期间若该预充节点变为低位准则将一回授节点拉为低位准，于该估算视窗期间若该预充节点为高位准则将该回授节点拉为高位准，其中该多工器接收一延迟的回授信号，其与该回授节点具有相同的状态，但时间落后，当该脉波时脉信号变为低位准则该延迟回授信号被选取；及一输出级，耦合至该预充节点及该回授节点，用以提供一输出信号，其系根据该预充节点和该回授节点的状态。如申请专利范围第1项所述之非反相动态暂存器，其中上述之多米诺级包含：一P通道装置，其具有一闸极以接收该脉波时脉信号，及一汲极和一源极耦合于一源极电压和该预充节点之间；一N通道装置，其具有一闸极以接收该脉波时脉信号，一汲极耦合至该预充节点，及一源极；及一估算逻辑电路，耦合于地及该N通道装置的源极之间。如申请专利范围第2项所述之非反相动态暂存器，其中上述之估算逻辑电路包含互补的金属氧化物半导体逻辑电路。如申请专利范围第1项所述之非反相动态暂存器，更包含：第一延迟逻辑电路，耦合至该预充节点及该多工器的一第一输入，用以产生一第一延迟信号，其与该预充节点具有相同的状态，但时间落后。如申请专利范围第4项所述之非反相动态暂存器，更包含：第二延迟逻辑电路，耦合至该回授节点及该多工器的一第二输入，用以产生该延迟回授信号。如申请专利范围第1项所述之非反相动态暂存器，其中上述之脉波时脉信号耦合至该多工器的一第一选取输入，且该脉波时脉信号的反相信号耦合至该多工器的一第二选取输入。如申请专利范围第1项所述之非反相动态暂存器，其中上述之输出级包含一反及闸。如申请专利范围第1项所述之非反相动态暂存器，其中上述之多米诺级、该多工器及该输出级系以一90奈米的絶縁体上矽制程所制造。一种多米诺暂存器，包含：一估算电路，当一脉波时脉信号为低位准时用来预充一第一节点，当该脉波时脉信号变为高位准时则用来估算一逻辑函数，以控制该第一节点的一状态；一多工器电路，耦合至该估算电路，根据该脉波时脉信号及该第一节点，于估算该逻辑函数之期间若该第一节点变为低位准则将一第二节点拉为低位准，于估算该逻辑函数之期间若该第一节点为高位准则将该第二节点拉为高位准，其中上述之多工器电路接收一延迟的回授信号，其系由该第二节点提供，当该脉波时脉信号变为低位准则该延迟的回授信号被选取；一反相器，具有一输入耦合至该第一节点，及一输出耦合至该多工器电路的一选取输入；及一输出电路，提供一输出信号，其系根据该第一节点和该第二节点的状态。如申请专利范围第9项所述之多米诺暂存器，其中上述之估算电路包含：一P通道装置，耦合至该第一节点及接收该脉波时脉信号，当该脉波时脉信号为低位准则预充该第一节点为高位准；一N通道装置，耦合至该第一节点和该P通道装置，及接收该脉波时脉信号；及一逻辑电路，耦合于该N通道装置和地之间，其根据至少一输入资料信号以估算该逻辑函数；其中当该脉波时脉信号为高位准时，上述之P通道装置和N通道装置共同使该逻辑电路来控制该第一节点的状态。如申请专利范围第10项所述之多米诺暂存器，其中上述之逻辑电路包含互补的金属氧化物半导体装置。如申请专利范围第9项所述之多米诺暂存器，更包含：一第一延迟逻辑电路，耦合至该第一节点和该多工器电路的一第一输入，用以产生一延迟的预充信号，该延迟的预充信号由该第一节点提供。如申请专利范围第12项所述之多米诺暂存器，更包含：一第二延迟逻辑电路，耦合至该第二节点和该多工器电路的一第二输入，用以产生该延迟的回授信号。如申请专利范围第9项所述之多米诺暂存器，其中上述之输出电路包含一反及闸。如申请专利范围第9项所述之多米诺暂存器，其中上述之估算电路、该多工器电路、该反相器和该输出电路系利用一90奈米的矽絶縁体上矽制程所制造。一种暂存逻辑函数和产生非反相输出的方法，包含：当一脉波时脉信号为低位准时，预充一第一节点为高位准；当该脉波时脉信号变为高位准时，估算一逻辑函数来控制该第一节点的状态；当该脉波时脉信号变为高位准时，以该第一节点的一第一延迟状态来控制一第二节点的状态；当该脉波时脉信号变为低位准时，以该第二节点的一第二延迟状态来控制该第二节点的状态；及根据该第一节点和该第二节点的状态来决定一输出节点的状态。如申请专利范围第16项所述暂存逻辑函数和产生非反相输出之方法，其中上述估算逻辑函数来控制该第一节点的状态之步骤包含：当该逻辑功能估算时则将该第一节点拉为低位准，当该逻辑功能不能估算时则保持该第一节点为高位准。如申请专利范围第17项所述暂存逻辑函数和产生非反相输出之方法，其中上述以该第一延迟状态来控制该第二节点的状态之步骤包含：选取该第一节点的该第一延迟状态，当作一多工器的一输出，该输出耦合至该第二节点。如申请专利范围第18项所述暂存逻辑函数和产生非反相输出之方法，其中上述以该第二延迟状态来控制该第二节点的状态之步骤包含：选取该第二节点的该第二延迟状态，当作该多工器的该输出。如申请专利范围第16项所述暂存逻辑函数和产生非反相输出之方法，其中上述决定该输出节点状态之步骤包含：以一反及函数，逻辑上结合该第一节点及该第二节点的状态。一种非反相动态暂存器，包含：一多米诺级，其根据至少一输入资料信号及一脉波时脉讯号用以估算一逻辑函数，当该脉波时脉信号为高位准则该多米诺级预放一预放节点为低位准，当该脉波时脉信号变为低位准则开启一估算视窗，若该多米诺级估算则将该预放节点拉为高位准，若该多米诺级不估算则保持该预放节点为低位准；一多工器，耦合至该多米诺级，其根据该脉波时脉讯号及该预放节点，于该估算视窗期间若该预放节点变为高位准则将一回授节点拉为高位准，于该估算视窗期间若该预放节点为低位准则将该回授节点拉为低位准，其中该多工器接收一延迟的回授信号，其与该回授节点具有相同的状态，但时间落后，当该脉波时脉信号变为高位准则该延迟回授信号被选取；及一输出级，耦合至该预放节点及该回授节点，用以提供一输出信号，其系根据该预放节点和该回授节点的状态。如申请专利范围第21项所述之非反相动态暂存器，其中上述之多米诺级包含：一N通道装置，其具有一闸极以接收该脉波时脉信号，及一汲极和一源极耦合于地和该预放节点之间；一P通道装置，其具有一闸极以接收该脉波时脉信号，一汲极耦合至该预放节点，及一源极；及一估算逻辑电路，耦合于一源极电压及该P通道装置的源极之间。如申请专利范围第22项所述之非反相动态暂存器，其中上述之估算逻辑电路包含互补的金属氧化物半导体逻辑电路。如申请专利范围第21项所述之非反相动态暂存器，更包含：第一延迟逻辑电路，耦合至该预放节点及该多工器的一第一输入，用以产生一第一延迟信号，其与该预放节点具有相同的状态，但时间落后。如申请专利范围第24项所述之非反相动态暂存器，更包含：第二延迟逻辑电路，耦合至该回授节点及该多工器的一第二输入，用以产生该延迟回授信号。如申请专利范围第21项所述之非反相动态暂存器，其中上述之脉波时脉信号耦合至该多工器的一第一选取输入，且该脉波时脉信号的反相信号耦合至该多工器的一第二选取输入。如申请专利范围第21项所述之非反相动态暂存器，其中上述之输出级包含一反或闸。如申请专利范围第21项所述之非反相动态暂存器，其中上述之多米诺级、该多工器及该输出级系以一90奈米的絶縁体上矽制程所制造。一种多米诺暂存器，包含：一估算电路，当一脉波时脉信号为高位准时用来预放一第一节点，当该脉波时脉信号变为低位准时则用来估算一逻辑函数，以控制该第一节点的一状态；一多工器电路，耦合至该估算电路，根据该脉波时脉信号及该第一节点，于估算该逻辑函数之期间若该第一节点变为高位准则将一第二节点拉为高位准，于估算该逻辑函数之期间若该第一节点为低位准则将该第二节点拉为低位准，其中上述之多工器电路接收一延迟的回授信号，其系由该第二节点提供，当该脉波时脉信号变为高位准则该延迟的回授信号被选取；一反相器，具有一输入耦合至该第一节点，及一输出耦合至该多工器电路的一选取输入；及一输出电路，提供一输出信号，其系根据该第一节点和该第二节点的状态。如申请专利范围第29项所述之多米诺暂存器，其中上述之估算电路包含：一N通道装置，耦合至该第一节点及接收该脉波时脉信号，当该脉波时脉信号为高位准则预放该第一节点为低位准；一P通道装置，耦合至该第一节点和该N通道装置，及接收该脉波时脉信号；及一逻辑电路，耦合于该P通道装置和一源极电压之间，其根据至少一输入资料信号以估算该逻辑函数；其中当该脉波时脉信号为低位准时，上述之N通道装置和P通道装置共同使该逻辑电路来控制该第一节点的状态。如申请专利范围第30项所述之多米诺暂存器，其中上述之逻辑电路包含互补的金属氧化物半导体装置。如申请专利范围第29项所述之多米诺暂存器，更包含：一第一延迟逻辑电路，耦合至该第一节点和该多工器电路的一第一输入，用以产生一延迟的预放信号，其由该第一节点提供。如申请专利范围第32项所述之多米诺暂存器，更包含：一第二延迟逻辑电路，耦合至该第二节点和该多工器电路的一第二输入，用以产生该延迟的回授信号。如申请专利范围第29项所述之多米诺暂存器，其中上述之输出电路包含一反或闸。如申请专利范围第29项所述之多米诺暂存器，其中上述之估算电路、该多工器电路、该反相器和该输出电路系利用一90奈米的矽絶縁体上矽制程所制造。一种暂存逻辑函数和产生非反相输出的方法，包含：当一脉波时脉信号为高位准时，预放一第一节点为低位准；当该脉波时脉信号变为低位准时，估算一逻辑函数来控制该第一节点的状态；当该脉波时脉信号变为低位准时，以该第一节点的一第一延迟状态来控制一第二节点的状态；当该脉波时脉信号变为高位准时，以该第二节点的一第二延迟状态来控制该第二节点的状态；及根据该第一节点和该第二节点的状态来决定一输出节点的状态。如申请专利范围第36项所述暂存逻辑函数和产生非反相输出之方法，其中上述估算逻辑函数来控制该第一节点的状态之步骤包含：当该逻辑功能估算时则将该第一节点拉为高位准，当该逻辑功能不能估算时则保持该第一节点为低位准。如申请专利范围第37项所述暂存逻辑函数和产生非反相输出之方法，其中上述以该第一延迟状态来控制该第二节点的状态之步骤包含：选取该第一节点的该第一延迟状态，当作一多工器的一输出，该输出耦合至该第二节点。如申请专利范围第38项所述暂存逻辑函数和产生非反相输出之方法，其中上述以该第二延迟状态来控制该第二节点的状态之步骤包含：选取该第二节点的该第二延迟状态，当作该多工器的该输出。如申请专利范围第36项所述暂存逻辑函数和产生非反相输出之方法，其中上述决定该输出节点状态包含：透过反或函数逻辑上合并该第一节点及该第二节点的状态。 |
