| 主权项 |
一种用于空间环境的弹性交换装置，其特征在于，含有：控制系统、存储器、编码器、译码器和数据接口，其中：控制系统，含有：编译码控制单元、存储器分配单元和地址映射单元，其中：编译码控制单元，设有：存储器软错误率估计值输入端，与外部的空间环境感知器相连，所述软错误至少包括单粒子反转效应造成的软错误，所述软错误率估计值在(0，0.5)区间的实数中取值；各路入线数据的优先级输入端，与外部的信令系统相连，所述各路入线数据中每一路入线数据是一条入线的一个时隙所承载的数据，所述各路入线数据的优先级是一个一维向量，向量的长度等于所述交换装置提供的总入线数据路数，每个元素表示对应的一路入线数据的优先级，在{0，1，...，N}集合中取值，N为自然数，当某条入线的某个时隙没有承载数据时，对应的元素取“0”，除此之外元素的取值越高表示对应的一路入线数据的优先级等级越高，元素按照入线号和入线时隙号递增的顺序排列，所述入线号和入线时隙号均为非负整数，入线号的取值范围为集合{0，1，...，L-1}，L为交换装置的总入线数，入线时隙号的取值范围为集合{0，1，..，T-1}，T为一帧内的入线时隙数；各路入线数据的容错指标输入端，与外部的信令系统相连，所述各路入线数据的容错指标是一个一维向量，向量的长度为交换装置所提供的总入线数据路数，每个元素表示对应的一路入线数据经过交换后所允许的最大错误率，在(0，0.5)区间的实数中取值，元素按照入线号和入线时隙号递增的顺序排列；地面指令输入端，与地面控制中心相连，所述地面指令是一个一维向量，向量的长度等于所述交换装置提供的总入线数据路数，每个元素表示对应的一路入线数据是否允许被交换，在{0，1}中取值，取值为“0”表示不允许被交换，取值为“1”表示允许被交换，元素按照入线号和入线时隙号递增的顺序排列；时钟输入端，与外部的时钟模块相连；还设有：编码控制字输出端，与存储器分配单元相连，所述编码控制字为一维向量，向量的长度等于所述交换装置提供的总入线数据的路数，每个元素表示对应的一路入线数据采用的编码方案编号，在{0，1，...，M}集合中取值，M为大于1的自然数，当某条入线的某个时隙没有承载数据或数据的交换请求被拒绝时，对应的元素取“0”，元素按照入线号和入线时隙号递增的顺序排列，所述编码方案采用不同码率的二进制本原BCH码及其缩短码；存储器分配单元，设有：编码控制字输入端、时钟输入端；还设有：入线数据存储地址表输出端，所述入线数据存储地址表为矩阵格式，矩阵行数为所述交换装置在当前任务周期内所响应的入线数据总路数，各行按照入线号和入线时隙号递增的规律排列，矩阵共有2+x列，x为不小于1的整数，其取值取决于所采用的编码码率的最小值，第一列为各路入线数据的入线号，第二列为各路入线数据的入线时隙号，对于交换请求被响应的入线数据对应的行，其余列中的元素表示该路入线数据的原始数据和校验数据在所述存储器中的存储地址，对于交换请求被拒绝的入线数据对应的行，其余列中的元素没有实际意义，可随意取值；地址映射单元，设有：编码控制字输入端、映射表输入端、入线数据存储地址表输入端和时钟输入端，分别与编译码控制单元、外部的信令系统、存储器分配单元和外部的时钟模块相连，其中，所述映射表为矩阵格式，行数为在当前任务周期内向交换装置申请交换的入线数据总路数，各行按照入线号和入线时隙号递增的规律排列，列数等于4，第一列为各路入线数据的入线号，第二列为各路入线数据的入线时隙号，第三列为各路入线数据的出线号，第四列为各路入线数据的出线时隙号，所述出线号和出线时隙号均为非负整数，出线号的取值范围为集合{0，1，...，K-1}，K为交换装置的总出线数，出线时隙号的取值范围为集合{0，1，..，S-1}，S是一帧内的出线时隙数；还设有：出线数据存储地址表输出端，所述出线数据存储地址表为矩阵格式，矩阵行数为所述交换装置在当前任务周期内所响应的出线数据总路数，各行按照出线号和出线时隙号递增的规律排列，矩阵列数与入线数据存储地址表相同，第一列为各路出线数据的出线号，第二列为各路出线数据的出线时隙号，对于交换请求被响应的出线数据对应的行，其余列中的元素表示该路出线数据的原始数据和校验数据在所述存储器中的存储地址，对于交换请求被拒绝的出线数据对应的行，其余列中的元素没有实际意义，可随意取值；译码控制字输出端，所述译码控制字是一个一维向量，向量的长度等于交换装置所提供的总出线数据路数，每个元素表示对应的一路出线数据所采用的编码方案编号，每个元素的取值范围为集合{0，1，...，M}，取值为“0”表示无数据在该条出线的该时隙输出或原本应在该条出线的该时隙输出的数据其交换请求被交换装置拒绝，元素按照出线号和出线时隙号递增的顺序排列；存储器，设有：数据写入输入端(DATA_W)、写地址输入端(ADDR_W)、读地址输入端(ADDR_R)、读写控制输入端(R/W)和时钟输入端，分别与编码器、所述存储器分配单元、所述地址映射单元、外部的读写控制模块和外部的时钟模块相连，分别输入已编码的入线数据、要写入的数据的存储地址、要读出的数据的存储地址、读写控制信号和时钟，所述读写控制信号是一个布尔变量，取值为“0”表示当前向存储器中写入数据，取值为“1”表示当前从存储器中读出数据；还设有：数据读出输出端(DATA_R)，与译码器相连，输出已编码的出线数据；编码器，设有：数据输入端、控制输入端和时钟输入端，分别输入未编码的入线数据、所述编码控制字和时钟；还设有：数据输出端，输出已编码的入线数据；所述编码器还预设有：一个所述编码控制字给出的编码方案编号与对应于该编码方案的生成多项式的映射关系表；译码器，设有：数据输入端、控制输入端和时钟输入端，分别输入已编码的出线数据、所述译码控制字和时钟；还设有：数据输出端，输出译码后的出线数据；所述译码器还预设有：一个所述译码控制字给出的编码方案编号与对应于该编码方案的校验矩阵的映射关系表；数据接口，设有：一组并行入线数据输入端、一个串行出线数据输入端和时钟输入端，分别输入待交换的并行入线数据、已完成交换的串行出线数据和时钟；还设有：一组并行出线数据输出端和一个串行入线数据输出端，分别输出已完成交换的并行出线数据和待交换的串行入线数据。 |
