用于子系统的具有可配置的侧边输入/输出端的硬宏

摘要

一种用于诸如数据处理器的子系统(TMi)的硬宏器件(HMD)，包括处理核心(C)，所述处理核心(C)有：适于馈送要处理的时间关键输入数据的至少一个时间关键输入端(CIT)；适于传递已处理的时间关键输出数据的至少一个时间关键输出端(COT)。处理核心(C)至少部分地由连接接口区域(CIZ)包围，所述CIZ包括：i)位于已选位置并适于接收要处理的时间关键输入数据的至少两个时间关键辅助输入端(AITj)的至少一输入组，和/或位于所选位置并适于传递已处理的时间关键输出数据的至少两个时间关键辅助输出端(AOTk)的至少一输出组，ii)输入连接装置(LO)，用于将所述输入组的每个时间关键辅助输入端(AITj)连接到时间关键输入端(CIT)，和/或iii)输出连接装置(Bk)，用于将时间关键输出端(COT)连接到所述输出组的每个时间关键辅助输出端。

主权项

一种用于子系统(TMi)的硬宏器件(HMD)，所述硬宏器件(HMD)包括连接接口区域(CIZ)和处理核心(C)，所述处理核心(C)具有：用于馈送要处理的时间关键输入数据的至少一个时间关键输入端(CIT)以及用于传递已处理的时间关键输出数据的至少一个时间关键输出端(COT)，其特征在于，所述处理核心至少部分由所述连接接口区域(CIZ)包围，所述连接接口区域包括：i)位于选定位置且用于接收要处理的时间关键输入数据的至少两个时间关键辅助输入端的至少一个输入组，和位于选定位置且适于传递已处理的时间关键输出数据的至少两个时间关键辅助输出端的至少一个输出组ii)用于将所述输入组的每个时间关键辅助输入端连接到所述时间关键输入端(CIT)的输入连接装置(LO)；和iii)用于将所述时间关键输出端(COT)连接到所述输出组的每个时间关键辅助输出端的输出连接装置；所述连接接口区域(CIZ)至少部分地包围所述处理核心(C)，以及所述输入组的所述时间关键辅助输入端位于所述连接接口区域(CIZ)的至少两个侧边上，而所述输出组的所述时间关键辅助输出端位于所述连接接口区域(CIZ)的所述两个侧边上。