西格玛－德尔塔调制器

摘要

提供一种方法用于检测具有输出信号的sigma delta调制器中的极限环，该输出信号随着一连串时间间隔而改变。在该方法中，将第一值存储在第一存储器中，该第一值指示在预定时间间隔之后调制器输出信号的电平，将第二值存储在第二存储器中，该第二值指示在预定的时间间隔之后的又一时间间隔之后调制器输出信号的电平。将存储在第一个存储器中的第一值与存储在第二个存储器中的第二值相比较，并响应于该比较结果而提供输出，该输出指示在调制器输出信号中产生极限环的趋势。该方法尤其有利于检测sigma delta调制器中的极限环，因为该方法可以直接方式被实现并提供一种非常精确的极限环检测机制。因此，该方法仅在已观察到极限环行为时才需要启动极限环去除机制，并且通常不需要对设计做主要改变来实现该检测机制。

主权项

一种用于检测sigma delta调制器中极限环的电路，所述sigmadelta调制器具有随着关于时间的一连串迭代而变化的输出信号，所述电路包括：第一存储器模块，用于存储第一值，所述第一值指示在预定迭代之后所述调制器输出信号的电平；第二存储器模块，用于存储第二值，所述第二值指示在所述预定迭代之后的又一次迭代之后所述调制器输出信号的电平；比较模块，用于比较存储在所述第一存储器模块中的所述第一值和存储在所述第二存储器模块中的所述第二值；以及检测模块，用于响应该比较来提供输出，所述输出指示在所述调制器输出信号中产生极限环的趋势。