移位暂存器;SHIFT REGISTER

摘要

本发明之移位暂存器包括一移位暂存电路单元及一缓冲器。缓冲器耦接在移位暂存电路单元之输出端处，藉以延迟移位暂存电路单元之输出信号，来降低相邻两移位暂存电路单元输出信号之重叠部分。

主权项

1.一移位暂存器，系由一第一信号、一第二信号、一第三信号及一第四信号所驱动，该移位暂存器至少包含：一第一电晶体，该第一电晶体之闸极端耦接该第二信号，该第一电晶体之第一源/汲极端耦接于该第三信号；一第二电晶体，该第二电晶体之闸极端耦接该第一信号，该第二电晶体之第一源/汲极端耦接于该第一电晶体之第二源/汲极端；一第三电晶体，该第三电晶体之第一源/汲极端耦接该第二电晶体之第二源/汲极端，该第三电晶体之第二源/汲极端耦接于一低电位；一第四电晶体，该第四电晶体之第一源/汲极端耦接该第二电晶体之第二源/汲极端，该第四电晶体之第二源/汲极端耦接于该低电位，该第四电晶体之闸极端耦接于该第四信号；一第一反相器，该第一反相器之输入端耦接该第三信号；一第二反相器，该第二反相器之输入端耦接该第四电晶体之第一源/汲极端，该第二反相器之输出端耦接该第四电晶体之闸极端；一第五电晶体，该第五电晶体之第一源/汲极端耦接该第一反相器之输出端，该第五电晶体之闸极端耦接于该第一电晶体之第二源/汲极端；一第六电晶体，该第六电晶体之第一源/汲极端耦接该第五电晶体之第二源/汲极端，该第六电晶体之第二源/汲极端耦接于该低电位，该第六电晶体之闸极端耦接于该第二反相器之输出端；一第七电晶体，该第七电晶体之第一源/汲极端耦接一高电位，该第七电晶体之闸极端耦接于该第五电晶体之第二源/汲极端；以及一第八电晶体，该第八电晶体之第一源/汲极端耦接该第七电晶体之第二源/汲极端，该第八电晶体之第二源/汲极端耦接于该低电位，该第八电晶体之闸极端耦接于该第二反相器之输出端。 ;2.如申请专利范围第1项之移位暂存器，其中该些电晶体为NMOS电晶体。 ;3.如申请专利范围第1项之移位暂存器，其中该第一信号为一时脉信号。 ;4.如申请专利范围第1项之移位暂存器，其中该第二信号为一反相时脉信号。 ;5.如申请专利范围第1项之移位暂存器，其中该第一信号与第二信号彼此反相。 ;6.如申请专利范围第1项之移位暂存器，其中该第三信号为前一串接级移位暂存器所输出之信号。 ;7.如申请专利范围第1项之移位暂存器，其中该第四信号为后一串接级移位暂存器所输出信号。 ;8.如申请专利范围第1项之移位暂存器，其中更包括至少一延迟电路，该延迟电路至少包括：一第九电晶体，该第九电晶体之第一源/汲极端连接该第九电晶体之闸极端，并与该第五电晶体之第二源/汲极端相接，该第九电晶体之第二源/汲极端耦接于该第七电晶体之闸极端；以及一第十电晶体，该第十电晶体之第一源/汲极端耦接该第九电晶体之第二源/汲极端，该第十电晶体之第二源/汲极端耦接于该低电位，该第十电晶体之闸极端耦接于该第二反相器之输出端。 ;9.如申请专利范围第8项之移位暂存器，其中该些电晶体为NMOS电晶体。 ;10.如申请专利范围第1项之移位暂存器，其中该第一反相器更包括：一第十一电晶体，该第十一电晶体之第一源/汲极端连接该第十一电晶体之闸极端，并与该高电位耦接，该第十一电晶体之第二源/汲极端耦接于该第五电晶体之第一源/汲极端；以及一第十二电晶体，该第十二电晶体之第一源/汲极端耦接该第十一电晶体之第二源/汲极端，该第十二电晶体之第二源/汲极端耦接于该低电位，该第十二电晶体之闸极端耦接于该第三信号。 ;11.如申请专利范围第10项之移位暂存器，其中该些电晶体为NMOS电晶体。 ;12.如申请专利范围第1项之移位暂存器，其中该第二反相器更包括：一第十三电晶体，该第十三电晶体之第一源/汲极端连接该第十三电晶体之闸极端，并与该高电位耦接，该第十三电晶体之第二源/汲极端耦接于该第三电晶体之闸极端，以及该第六电晶体之闸极端；以及一第十四电晶体，该第十四电晶体之第一源/汲极端耦接该第十三电晶体之第二源/汲极端，该第十四电晶体之第二源/汲极端耦接于该低电位，该第十四电晶体之闸极端耦接于该第四电晶体之第一源/汲极端。 ;13.如申请专利范围第12项之移位暂存器，其中该些电晶体为NMOS电晶体。;为让本发明之上述和其他目的、特征、和优点能更明显易懂，配合所附图式，加以说明如下：第1图所示为一传统移位暂存电路单元之电路结构。;第2图所示为三个耦接移位暂存电路输出端之输出信号概略图示。;第3图所示则为输出信号重叠区域之放大图示。;第4图所示为根据本发明较佳实施例之移位暂存电路概略图示。;第5图所示为根据本发明之移位暂存电路单元之电路结构。;第6图所示为操作本发明移位暂存电路之时序图。;第7图所示为本发明三个耦接移位暂存电路单元输出信号概略图示。;第8图所示则为输出信号重叠区域之放大图示。;第9图与第10图所示为根据本发明其他实施例之延迟电路示意图。