记忆体结构及其操作方法;MEMORY STRUCTURE AND OPERATING METHOD THEREOF

摘要

一种记忆体之操作方法，用以使记忆体具有第一阈值电压或第二阈值电压，方法包括：对记忆体之闸极施加一操作电压，操作电压持续一第一时段，使记忆体具有该第一阈值电压；以及，对记忆体之闸极施加相同之操作电压，操作电压持续一第二时段，使记忆体具有第二阈值电压。第一时段之长度与第二时段之长度不同。

主权项

1.一种记忆体之操作方法，用以使一记忆体结构具有一第一阈值电压或一第二阈值电压，该方法包括：(a)当该记忆体结构具有一第一阈值电压时，对该记忆体结构之闸极施加一操作电压，该操作电压持续一第一时段，使该记忆体结构具有该第二阈值电压；(b)当该记忆体结构具有一第二阈值电压时，对该记忆体结构之闸极施加相同之该操作电压，该操作电压持续一第二时段，使该记忆体结构具有该第一阈值电压，该第一时段之长度与该第二时段之长度不同。 ;2.如申请专利范围第1项所述之操作方法，其中该记忆体结构具有一顶氧化层、一电荷捕捉层及一底氧化层。 ;3.如申请专利范围第2项所述之操作方法，其中该底氧化层之厚度范围位于30埃(angstrom,)~40之间。 ;4.如申请专利范围第2项所述之操作方法，其中该电荷捕捉层之厚度范围位于70~200之间。 ;5.如申请专利范围第2项所述之操作方法，其中该顶氧化层之厚度范围位于70~100之间。 ;6.如申请专利范围第1项所述之操作方法，其中该记忆体结构具有一N型通道。 ;7.如申请专利范围第6项所述之操作方法，其中该操作电压之范围系位于－16V~－22V之间。 ;8.如申请专利范围第1项所述之操作方法，其中该记忆体结构具有一P型通道。 ;9.如申请专利范围第8项所述之操作方法，其中该操作电压之范围系位于16V~22V之间。 ;10.一种记忆体结构，包括：一基板，包括：一通道；及一源极端及一汲极端，分别位于该通道之两侧；一底氧化层，设置于该通道上；一电荷捕捉层，设置于该底氧化层上；一顶氧化层，设置于该电荷捕捉层上；以及一闸极，设置于该顶氧化层上；其中，该底氧化层具有一特定厚度使得藉由施加一操作电压于该闸极，并控制该操作电压之施加时间为一第一时段时，该记忆体结构具有一第一阈值电压；当相同之该操作电压之施加时间为一不同于第一时段之第二时段时，该记忆体结构具有一第二阈值电压。 ;11.如申请专利范围第10项所述之记忆体结构，其中该底氧化层之厚度范围位于30~40之间。 ;12.如申请专利范围第10项所述之记忆体结构，其中该电荷捕捉层之厚度范围位于70~200之间。 ;13.如申请专利范围第10项所述之记忆体结构，其中该顶氧化层之厚度范围位于70~100之间。 ;14.申请专利范围第10项所述之记忆体结构，其中该基板系为一P型基板。 ;15.如申请专利范围第14项所述之记忆体结构，其中该源极及该汲极具有N型掺质。 ;16.申请专利范围第10项所述之记忆体结构，其中该基板系为一N型基板。 ;17.如申请专利范围第16项所述之记忆体结构，其中该源极及该汲极具有P型掺质。 ;18.申请专利范围第10项所述之记忆体结构，其中该电荷捕捉层之材质系为氮化矽或氧化铝。 ;19.申请专利范围第10项所述之记忆体结构，其中该闸极之材质系为金属、P型多晶矽或N型多晶矽。 ;20.申请专利范围第10项所述之记忆体结构，其中该底氧化层及该顶氧化层之材质系为氧化矽。;第1图绘示本发明一较佳实施例的一种记忆体结构示意图；以及第2图绘示本发明之记忆体的操作方法流程图。