具快闪记忆体之安全系统与其管理方法;SECURITY SYSTEM HAVING FLASH MEMORY AND MANAGING METHOD THEREOF

摘要

本案系揭示一种具快闪记忆体之安全系统与其管理方法，其中该方法步骤包含a)提供一预定限制信号给一主体系统；b)定义一特定信号，储存于该快闪记忆体中，用以指示该记忆体空间之出厂容量，其中该快闪记忆体更设有一识别程式；c)当该主体系统与该快闪记忆体连接时，比对该特定信号与该预定限制信号；以及d)当该特定信号不符合该预定限制信号时，禁止该主体系统取用储存于该快闪记忆体之该识别程式，并将该快闪记忆体之其他剩余的空间设为可利用者。藉此，本发明可提供特定空间值以供主体系统定义，并可简化定义流程，进而达成系统安全之目的。

主权项

1.一种具快闪记忆体之安全系统，包含：一记忆体空间，其内设有一识别程式，及储存有一特定信号用以指示该记忆体空间之出厂容量，该特定信号为一不可变信号，且于该快闪记忆体制造时即被制定；一逻辑元件，连接该记忆体空间，用以判定该特定信号是否符合一存于外在处理器之预定限制信号；以及一禁制元件，连接该逻辑元件，用以于该逻辑元件判定该特定信号不符合该预定限制信号并产生一负向判定时，禁制该外在处理器允用该记忆体空间内之该识别程式。 ;2.如申请专利范围第1项所述之安全系统，其中该逻辑元件为一比较器，用以比较该特定信号与该外在处理器之该预定限制信号。 ;3.如申请专利范围第1项所述之安全系统，其中该禁制元件更连接至该记忆体空间，用以于该逻辑元件判定该特定信号不符合该预定限制信号并产生一负向判定时，禁止输出储存于该记忆体空间之讯息资料。 ;4.如申请专利范围第1项所述之安全系统，其中该外在处理器更包含一限制暂存器(limit register)，用以储存该预定限制信号。 ;5.如申请专利范围第4项所述之安全系统，其中该外在处理器更包含一变更元件，用以改变储存于该限制暂存器内之讯息资料。 ;6.如申请专利范围第1项所述之安全系统，其中该特定信号系储存于该快闪记忆体之一档案配置表(file allocation table, FAT)内。 ;7.一种具快闪记忆体之安全系统，包含：一主体系统，具有一预定限制信号；一快闪记忆体空间，其内设有一识别程式，并储存有一特定信号用以指示该记忆体空间之出厂容量，该特定信号为一不可变信号，且于该快闪记忆体制造时即被制定；一比较器，连接该记忆体空间，用以于该主体系统与该快闪记忆体连接时，判定该特定信号是否符合该预定限制信号；以及一禁制元件，连接该比较器，用以于该比较器判定该特定信号不符合该预定限制信号并产生一负向判定时，禁制该主体系统允用该记忆体空间内之该识别程式。 ;8.如申请专利范围第7项所述之安全系统，其中该禁制元件更连接至该快闪记忆体空间，用以于该比较器判定该特定信号不符合该预定限制信号并产生一负向判定时，禁止输出储存于该快闪记忆体空间之讯息资料。 ;9.如申请专利范围第7项所述之安全系统，其中该主体系统更包含一限制暂存器(limit register)，用以储存该预定限制信号。 ;10.如申请专利范围第9项所述之安全系统，其中该主体系统更包含一变更元件，用以改变储存于该限制暂存器内之讯息资料。 ;11.如申请专利范围第7项所述之安全系统，其中该特定信号系储存于该快闪记忆体之一档案配置表(file allocation table, FAT)内。 ;12.一种管理方法，其步骤包含：a)提供一预定限制信号给一主体系统； b)定义一特定信号，储存于一快闪记忆体中，用以指示该快闪记忆体空间之出厂容量，其中该快闪记忆体更设有一识别程式；c)当该主体系统与该快闪记忆体连接时，比对该特定信号与该预定限制信号；d)当该特定信号不符合该预定限制信号时，产生一负向判定时；以及e)禁止该主体系统取用储存于该快闪记忆体之该识别程式。 ;13.如申请专利范围第12项所述之管理方法，其中该步骤e)更包含步骤e1)禁止输出储存于该快闪记忆体内之讯息资料。 ;14.如申请专利范围第12项所述之管理方法，其中该特定信号系储存于该快闪记忆体之一档案配置表(file allocation table, FAT)内。 ;15.一种管理方法，其步骤包含：a)提供一预定限制信号给一主体系统；b)定义一特定信号，储存于一快闪记忆体中，用以指示该快闪记忆体空间之出厂容量，其中该快闪记忆体更设有一识别程式；c)当该主体系统与该快闪记忆体连接时，比对该特定信号与该预定限制信号；以及d)当该特定信号不符合该预定限制信号时，禁止该主体系统取用储存于该快闪记忆体之该识别程式，并将该快闪记忆体之其他剩余的空间设为该主体系统可利用者。 ;16.如申请专利范围第15项所述之管理方法，其中该特定信号系储存于该快闪记忆体之一档案配置表(file allocation table, FAT)内。;图一系揭示一习知技艺之全记忆体系统方块示意图。;图二系揭示一习知技艺之处理器中心及具保护控制逻辑之记忆体结构示意图。;图三系揭示习知技艺中限制空间与使用者空间之记忆体对照图。;图四系揭示本案较佳实施例具快闪记忆体之安全系统示意图。;图五系揭示本案较佳实施例之具快闪记忆体之安全系统方法流程图。;图六系揭示本案另一较佳实施例具快闪记忆体之安全系统示意图。;图七系揭示本案另一较佳实施例之具快闪记忆体之安全系统方法流程图。