一种比特加扰的并行方法及装置

摘要

本发明公开了一种比特加扰的并行方法及装置，其包括一比特扰码序列生成器和一加扰器；所述比特扰码序列生成器用于同时输出多个扰码比特分量；所述加扰器用于同时输出对对应数据块和所述扰码比特分量加扰后的多个比特分量。本发明所提供的一种比特加扰的并行方法及装置，在一个时钟周期同时对16比特的数据执行了比特加扰，比特加扰速度提高了16倍，缩短了比特加扰环节在整个HS-DSCH信道编码中的时间。

主权项

一种比特加扰的并行装置，其特征在于，其包括一比特扰码序列生成器和一加扰器；所述比特扰码序列生成器用于在一个时钟周期内同时输出16个扰码比特分量；所述加扰器用于在一个时钟周期内同时输出对一个数据块和所述扰码比特分量加扰后的16个比特分量；其中，所述比特扰码序列生成器输出的扰码比特分量设为yi+1(1)，yi+1(2)，...，yi+1(15)，yi+1(16)，其中i＝0，1，…，N-1，N为需要加扰的16比特数据的个数；计算公式为：以初始值为y0(1)，y0(2)，…，y0(15)，y0(16)； y i + 1 ( k ) = y i ( k ) + y i ( k + 2 ) + y i ( k + 3 ) + y i ( k + 5 ) ; 1 ≤ k ≤ 11 y i + 1 ( k ) = y i ( k - 11 ) + y i ( k - 9 ) + y i ( k - 8 ) + y i ( k - 6 ) + y i ( k ) + y i ( k + 2 ) + y i ( k + 3 ) ; 12 ≤ k ≤ 13 y i + 1 ( k ) = y i ( k - 13 ) + y i ( k - 10 ) + y i ( k - 9 ) + y i ( k - 6 ) + y i ( k - 1 ) + y i ( k ) + y i ( k + 2 ) ; k = 14 y i + 1 ( k ) = y i ( k - 14 ) + y i ( k - 13 ) + y i ( k - 12 ) + y i ( k - 11 ) + y i ( k - 10 ) + y i ( k - 6 ) + y i ( k ) ; 15 ≤ k ≤ 16 - - - ( 1 ) .