半导体装置之制造方法及半导体装置;A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME

摘要

本发明系于具有非挥发性记忆体之半导体装置提升电性特性，其中该非挥发性记忆体采用分裂闸型记忆胞构造，并使用氮化膜作为电荷储存层。于半导体基板1 Sub主面上形成n型半导体区域6之后，于其上形成分裂闸型记忆胞之记忆闸极MG及电荷储存层CSL。其次，于该记忆闸极MG侧面形成侧壁8之后，于半导体基板1 Sub主面上形成光阻图案PR2。其后，将光阻图案PR2作为蚀刻掩模，藉由蚀刻除去半导体基板1 Sub主面之一部分，形成凹处13。于此凹处13形成区域，除去上述n型半导体区域6。其后，于该凹处13形成区域，形成记忆胞选择用nMIS之通道形成用p型半导体区域。

主权项

1.一种半导体装置之制造方法，其系包含具有互相邻接之第一、第二场效电晶体之非挥发性记忆胞的半导体装置之制造方法，其特征在于包含以下工序：(a)藉由将第一杂质导入半导体基板主面，形成前述第一场效电晶体之第一导电型第一半导体区域之工序；(b)于前述第一半导体区域上，形成前述第一场效电晶体之第一闸极之工序；(c)于前述第一闸极侧面形成绝缘膜之工序；(d)藉由蚀刻除去前述第一闸极及绝缘膜邻接区域之半导体基板之一部分之工序；(e)藉由将第二杂质导入前述(d)工序后之半导体基板主面，于前述邻接区域且藉由前述蚀刻除去半导体基板一部分之区域，形成前述第二场效电晶体之与第一导电型相反之第二导电型第二半导体区域之工序；(f)于前述第二半导体区域上，形成前述第二场效电晶体之第二闸极之工序。 ;2.一种半导体装置之制造方法，其系包含具有互相邻接之第一、第二场效电晶体之非挥发性记忆胞的半导体装置之制造方法，其特征在于包含以下工序：(a)藉由将第一杂质导入半导体基板主面，形成前述第一场效电晶体之第一导电型第一半导体区域之工序；(b)于前述第一半导体区域上，形成前述第一场效电晶体之第一闸极之工序；(c)于前述第一闸极侧面形成绝缘膜之工序；(d)于配置前述第二场效电晶体侧之前述绝缘膜侧面形成间隔物之工序；(e)藉由在已形成前述间隔物之状态下将第二杂质导入前述半导体基板主面，将前述第二场效电晶体之与第一导电型相反之第二导电型第二半导体区域，以前述第二场效电晶体之形成区域侧之前述第二半导体区域之端部配置于仅前述间隔物厚度部分离开前述第二场效电晶体之形成区域侧之前述绝缘膜侧面之位置之方式形成之工序；(f)于前述(e)工序后，除去前述间隔物之工序；(g)于前述(f)工序后，于前述第二半导体区域上，形成前述第二场效电晶体之第二闸极之工序。 ;3.如申请专利范围第1或2项之半导体装置之制造方法，其中前述第一半导体区域为前述第一场效电晶体之通道形成区域，前述第二半导体区域为前述第二场效电晶体之通道形成区域。 ;4.一种半导体装置之制造方法，其系包含具有互相邻接之第一、第二场效电晶体之非挥发性记忆胞的半导体装置之制造方法，其特征在于包含以下工序：(a)于半导体基板主面上，形成前述第一场效电晶体之第一闸极之工序；(b)于前述第一闸极周围之半导体基板主面上，形成保护用绝缘膜之工序；(c)形成前述保护用绝缘膜之后，于前述半导体基板主面上，沈积前述第二场效电晶体之第二闸极形成用导体膜之工序；(d)藉由将前述导体膜图案化，形成前述第二闸极之工序；(e)蚀刻除去前述(d)工序所留之前述导体膜残留之工序。 ;5.如申请专利范围第4项之半导体装置之制造方法，其中于形成前述半导体基板上其他场效电晶体之闸极绝缘膜之工序，同时形成前述保护用绝缘膜。 ;6.如申请专利范围第4项之半导体装置之制造方法，其中形成前述保护用绝缘膜之工序包含：于前述半导体基板主面上沈积前述保护用绝缘膜之工序；及以该沈积之保护用绝缘膜留在前述第一闸极之一方侧面侧之半导体基板上之方式图案化之工序。 ;7.如申请专利范围第6项之半导体装置之制造方法，其中前述保护用绝缘膜之图案化工序之际，具有藉由蚀刻亦将前述第一闸极上面沈积于与上层配线之连接区域上之前述保护用绝缘膜除去之工序；于前述第二闸极之形成工序后，具有于前述第二闸极上面及前述第一闸极之前述上层配线所连接之连接区域，同时形成矽化物层之工序。 ;8.如申请专利范围第1、2或4项之半导体装置之制造方法，其中前述第一、第二场效电晶体之任一方为记忆用场效电晶体，另一方为记忆胞选择用场效电晶体；且包含：于前述记忆用场效电晶体之记忆闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层之工序；包含：于前述记忆胞选择用场效电晶体之控制闸极与半导体基板之间，形成闸极绝缘膜之工序。 ;9.如申请专利范围第1、2或4项之半导体装置之制造方法，其中前述第一、第二场效电晶体之任一方为记忆用场效电晶体，另一方为记忆胞选择用场效电晶体；且包含：于前述记忆用场效电晶体之记忆闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层之工序；包含：于前述记忆胞选择用场效电晶体之控制闸极与半导体基板之间，形成闸极绝缘膜之工序；前述电荷储存层含有离散之陷阱位准。 ;10.如申请专利范围第1、2或4项之半导体装置之制造方法，其中前述第一、第二场效电晶体之任一方为记忆用场效电晶体，另一方为记忆胞选择用场效电晶体；且包含：于前述记忆用场效电晶体之记忆闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层之工序；包含：于前述记忆胞选择用场效电晶体之控制闸极与半导体基板之间，形成闸极绝缘膜之工序；前述电荷储存层由氮化矽所组成。 ;11.如申请专利范围第1、2或4项之半导体装置之制造方法，其中前述第一、第二场效电晶体之任一方为记忆用场效电晶体，另一方为记忆胞选择用场效电晶体；且包含：于前述记忆用场效电晶体之记忆闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层之工序；将前述电荷储存层中之电荷抽到记忆闸极侧，进行资料抹除。 ;12.如申请专利范围第1、2或4项之半导体装置之制造方法，其中前述第一、第二场效电晶体之任一方为记忆用场效电晶体，另一方为记忆胞选择用场效电晶体；且包含：于前述记忆用场效电晶体之记忆闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层之工序；包含：于前述记忆胞选择用场效电晶体之控制闸极与半导体基板之间，形成闸极绝缘膜之工序；包含：以前述控制闸极之一部分跨在前述记忆闸极上之方式将前述控制闸极图案化之工序。 ;13.如申请专利范围第1、2或4项之半导体装置之制造方法，其中前述第一、第二场效电晶体之任一方为记忆用场效电晶体，另一方为记忆胞选择用场效电晶体；且包含：于前述记忆用场效电晶体之记忆闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层之工序；包含：于前述记忆胞选择用场效电晶体之控制闸极与半导体基板之间，形成闸极绝缘膜之工序；包含：以前述记忆闸极之一部分跨在前述控制闸极上之方式将前述记忆闸极图案化之工序。 ;14.一种半导体装置之制造方法，其系包含于闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞的半导体装置之制造方法，其特征在于包含：(a)于前述半导体基板主面上，形成前述电荷储存层之工序；(b)于前述电荷储存层上，沈积为了形成前述闸极之导体膜之工序；(c)藉由将前述导体膜图案化，形成前述闸极之工序；(d)将前述电荷储存层图案化之工序；于前述(d)工序，以前述电荷储存层之端部侧面由前述闸极之端部侧面朝向前述闸极中央离开之方式蚀刻前述电荷储存层端部之一部分。 ;15.如申请专利范围第14项之半导体装置之制造方法，其中前述电荷储存层含有离散之陷阱位准。 ;16.如申请专利范围第14项之半导体装置之制造方法，其中前述电荷储存层由氮化矽所组成。 ;17.如申请专利范围第14项之半导体装置之制造方法，其中前述闸极为记忆闸极；且包含以邻接于前述记忆闸极之方式形成记忆胞选择用场效电晶体之工序。 ;18.如申请专利范围第17项之半导体装置之制造方法，其中包含以前述记忆胞选择用场效电晶体之控制闸极之一部分跨在前述记忆闸极上之方式将前述控制闸极图案化之工序。 ;19.如申请专利范围第17项之半导体装置之制造方法，其中包含以前述记忆闸极之一部分跨在前述记忆胞选择用场效电晶体之控制闸极上之方式将前述控制闸极图案化之工序。 ;20.如申请专利范围第14项之半导体装置之制造方法，其中将前述电荷储存层中之电荷抽到前述记忆闸极侧，进行资料抹除。 ;21.一种半导体装置，其系包含具有互相邻接之第一、第二场效电晶体之非挥发性记忆胞者；其特征在于包含：(a)系前述第一场效电晶体之闸极，且形成于半导体基板上之第一闸极；(b)形成于前述第一闸极下之前述半导体基板之第一导电型第一半导体区域；(c)系前述第二场效电晶体之闸极，且形成于前述半导体基板上之第二闸极；(d)形成于前述第二闸极下之前述半导体基板之与第一导电型相反之第二导电型第二半导体区域；形成有前述第二半导体区域之半导体基板主面以对于形成有前述第一半导体区域之半导体基板主面变低之方式形成。 ;22.一种半导体装置，其系包含具有互相邻接之第一、第二场效电晶体之非挥发性记忆胞者；其特征在于包含：(a)系前述第一场效电晶体之闸极，且形成于半导体基板上之第一闸极；(b)形成于前述第一闸极下之前述半导体基板之第一导电型第一半导体区域；(c)系前述第二场效电晶体之闸极，且经由闸极绝缘膜而形成于前述半导体基板上之第二闸极；(d)形成于前述第二闸极下之前述半导体基板之与第一导电型相反之第二导电型第二半导体区域；前述第二场效电晶体侧之前述第二半导体区域端部以与前述第一场效电晶体侧之前述第二闸极及前述闸极绝缘膜之端部位置一致，或者部分进入前述第二闸极及前述闸极绝缘膜之区域下之方式形成。 ;23.如申请专利范围第21或22项之半导体装置，其中前述第一场效电晶体为记忆用场效电晶体，前述第一半导体区域为前述记忆用场效电晶体之通道形成区域，于前述记忆用场效电晶体之第一闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层；前述第二场效电晶体为记忆胞选择用之场效电晶体，前述第二半导体区域为前述记忆胞选择用场效电晶体之通道形成区域。 ;24.如申请专利范围第21或22项之半导体装置，其中前述第一场效电晶体为记忆用场效电晶体，于前述记忆用场效电晶体之第一闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层；前述第二场效电晶体为记忆胞选择用之场效电晶体，前述第一半导体区域具有前述记忆用场效电晶体之通道形成区域，及前述记忆胞选择用之场效电晶体之源极及汲极用之半导体区域之机能；前述第二半导体区域为前述记忆胞选择用场效电晶体之通道形成区域。 ;25.如申请专利范围第21或22项之半导体装置，其中前述第一场效电晶体为记忆用场效电晶体，前述第一半导体区域为前述记忆用场效电晶体之通道形成区域，于前述记忆用场效电晶体之第一闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层；前述第二场效电晶体为记忆胞选择用之场效电晶体，前述第二半导体区域为前述记忆胞选择用场效电晶体之通道形成区域；前述电荷储存层含有离散之陷阱位准。 ;26.如申请专利范围第21或22项之半导体装置，其中前述第一场效电晶体为记忆用场效电晶体，前述第一半导体区域为前述记忆用场效电晶体之通道形成区域，于前述记忆用场效电晶体之第一闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层；前述第二场效电晶体为记忆胞选择用场效电晶体，前述第二半导体区域为前述记忆胞选择用场效电晶体之通道形成区域；前述电荷储存层由氮化矽所组成。 ;27.如申请专利范围第21或22项之半导体装置，其中前述第一场效电晶体为记忆用场效电晶体，前述第一半导体区域为前述记忆用场效电晶体之通道形成区域，于前述记忆用场效电晶体之第一闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层；前述第二场效电晶体为记忆胞选择用之场效电晶体，前述第二半导体区域为前述记忆胞选择用场效电晶体之通道形成区域；具有前述记忆胞选择用场效电晶体之第二闸极跨在前述记忆用场效电晶体之第一闸极上之结构。 ;28.如申请专利范围第21或22项之半导体装置，其中前述第一场效电晶体为记忆用场效电晶体，前述第一半导体区域为前述记忆用场效电晶体之通道形成区域，于前述记忆用场效电晶体之第一闸极与半导体基板之间，形成储存有助于资料记忆之电荷之电荷储存层；前述第二场效电晶体为记忆胞选择用之场效电晶体，前述第二半导体区域为前述记忆胞选择用场效电晶体之通道形成区域；具有前述记忆用场效电晶体之第一闸极跨在前述记忆胞选择用场效电晶体之第二闸极上之结构。 ;29.一种半导体装置，其系包含于闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：前述电荷储存层之宽度方向端部侧面之位置以与前述闸极之宽度方向端部侧面之位置一致，或者由前述闸极之宽度方向端部侧面往前述闸极中央离开之方式形成。 ;30.一种半导体装置，其系包含于闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：前述电荷储存层以其平面全区域内含于前述闸极之平面全区域之方式形成。 ;31.一种半导体装置，其系包含于n型闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：前述n型闸极包含前述电荷储存层附近侧之第一区域及其以外之第二区域，前述第一区域之n型杂质浓度比前述第二区域之n型杂质浓度低。 ;32.一种半导体装置，其系包含于n型闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：前述n型闸极之n型杂质浓度比前述半导体基板上之其他场效电晶体之n型闸极之n型杂质浓度低。 ;33.一种半导体装置，其系包含于n型闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：前述n型闸极之n型杂质浓度为1×10 18 /cm 3 ~2×10 20 /cm 3 。 ;34.一种半导体装置，其系包含于n型闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：前述n型闸极之n型杂质浓度为8×10 19 /cm 3 ~1.5×10 20 /cm 3 。 ;35.如申请专利范围第29、30、31、32、33或34项之半导体装置，其中前述闸极为记忆闸极，以邻接于前述记忆闸极之方式设置记忆胞选择用场效电晶体，具有将前述电荷储存层中之电荷抽到前述记忆闸极侧，进行资料抹除之结构。 ;36.一种半导体装置，其系包含于n型闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：具有藉由将前述电荷储存层中之电子抽到前述闸极侧，同时使前述闸极中之电洞注入电荷储存层侧，促进与前述电子再结合，进行资料抹除之结构。 ;37.一种半导体装置，其系包含于闸极与半导体基板之间具有储存有助于资料记忆之电荷之电荷储存层之非挥发性记忆胞者；其特征在于：具有藉由将前述电荷储存层中之电子抽到前述闸极侧，进行资料抹除之结构，且前述闸极为p型。 ;38.一种半导体装置，其系包含将储存于电荷储存层之电荷抽到闸极侧，进行资料抹除之非挥发性记忆胞者；其特征在于：写入位准最少之状态系比前述非挥发性记忆胞之初期临限电压高之状态。 ;39.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述电荷储存层含有离散之陷阱位准。 ;40.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述电荷储存层由氮化矽所组成。 ;41.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述闸极为记忆闸极，以邻接于前述记忆闸极之方式设置记忆胞选择用场效电晶体。 ;42.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述闸极为记忆闸极，以邻接于前述记忆闸极之方式设置记忆胞选择用场效电晶体；具有前述记忆胞选择用场效电晶体之控制闸极跨在前述记忆闸极上之结构。 ;43.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述闸极为记忆闸极，以邻接于前述记忆闸极之方式设置记忆胞选择用场效电晶体；具有前述记忆闸极跨在前述记忆胞选择用场效电晶体之控制闸极上之结构。 ;44.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述闸极为记忆闸极，以邻接于前述记忆闸极之方式设置记忆胞选择用场效电晶体；设置于前述记忆闸极下之半导体基板之第一导电型第一半导体区域具有作为有前述记忆闸极之记忆用第一场效电晶体之通道形成区域之机能，同时具有作为前述记忆胞选择用场效电晶体之源极及汲极用半导体区域之机能。 ;45.如申请专利范围第29、30、31、32、33、34、36、37或38项之半导体装置，其中前述闸极之宽度方向之前述闸极之宽度比前述闸极之宽度方向之前述电荷储存层之宽度大或相等。;图1系表示本发明一实施型态之半导体装置之记忆胞电路图。;图2系表示图1之记忆胞之元件基本构造例之主要部分剖面图。;图3为图1及图2之记忆胞之资料读出动作、抹除动作及写入动作时之对于各部之施加电压值之一例之说明图。;图4系表示图1之记忆胞之元件基本构造之其他例之主要部分剖面图。;图5系表示图1之记忆胞之元件基本构造之进一步之其他例之主要部分剖面图。;图6系为了说明图1之记忆胞形成工序所产生之故障之半导体装置之制造工序中之主要部分剖面图。;图7系为了说明图1之记忆胞形成工序所产生之故障之半导体装置之制造工序中之主要部分剖面图。;图8为本发明一实施型态之半导体装置之制造工序中之主要部分剖面图。;图9为接续图8之半导体装置之制造工序中之主要部分剖面图。;图10为接续图9之半导体装置之制造工序中之主要部分剖面图。;图11为接续图10之半导体装置之制造工序中之主要部分剖面图。;图12为接续图11之半导体装置之制造工序中之主要部分剖面图。;图13为接续图12之半导体装置之制造工序中之主要部分剖面图。;图14为接续图13之半导体装置之制造工序中之主要部分剖面图。;图15为接续图14之半导体装置之制造工序中之主要部分剖面图。;图16为接续图15之半导体装置之制造工序中之主要部分剖面图。;图17为接续图16之半导体装置之制造工序中之主要部分剖面图。;图18为接续图17之半导体装置之制造工序中之主要部分剖面图。;图19为接续图18之半导体装置之制造工序中之主要部分剖面图。;图20为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图21为接续图20之半导体装置之制造工序中之主要部分剖面图。;图22为接续图21之半导体装置之制造工序中之主要部分剖面图。;图23为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图24为接续图23之半导体装置之制造工序中之主要部分剖面图。;图25为接续图24之半导体装置之制造工序中之主要部分剖面图。;图26为接续图25之半导体装置之制造工序中之主要部分剖面图。;图27为接续图26之半导体装置之制造工序中之主要部分剖面图。;图28为接续图27之半导体装置之制造工序中之主要部分剖面图。;图29为接续图28之半导体装置之制造工序中之主要部分剖面图。;图30为接续图29之半导体装置之制造工序中之主要部分剖面图。;图31为接续图30之半导体装置之制造工序中之主要部分剖面图。;图32系为了说明图1之记忆胞形成工序所产生之其他故障之半导体装置之制造工序中之主要部分剖面图。;图33为图32之区域B之放大剖面图。;图34为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图35为接续图34之半导体装置之制造工序中之主要部分剖面图。;图36为接续图35之半导体装置之制造工序中之主要部分剖面图。;图37为接续图36之半导体装置之制造工序中之主要部分剖面图。;图38为接续图37之半导体装置之制造工序中之主要部分剖面图。;图39为图38之区域D之放大剖面图。;图40为本发明其他实施型态之半导体装置之主要部分放大剖面图。;图41系为了说明图1之记忆胞形成工序所产生之其他故障之半导体装置之制造工序中之主要部分剖面图。;图42为接续图41之半导体装置之制造工序中之主要部分剖面图。;图43为接续图42之半导体装置之制造工序中之主要部分剖面图。;图44为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图45为接续图44之半导体装置之制造工序中之主要部分剖面图。;图46为接续图45之半导体装置之制造工序中之主要部分剖面图。;图47为接续图46之半导体装置之制造工序中之主要部分剖面图。;图48为接续图47之半导体装置之制造工序中之主要部分剖面图。;图49为接续图48之半导体装置之制造工序中之主要部分剖面图。;图50为接续图49之半导体装置之制造工序中之主要部分剖面图。;图51为接续图50之半导体装置之制造工序中之主要部分剖面图。;图52为接续图51之半导体装置之制造工序中之主要部分剖面图。;图53为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图54为接续图53之半导体装置之制造工序中之主要部分剖面图。;图55为接续图54之半导体装置之制造工序中之主要部分剖面图。;图56为接续图55之半导体装置之制造工序中之主要部分剖面图。;图57为接续图56之半导体装置之制造工序中之主要部分剖面图。;图58为接续图57之半导体装置之制造工序中之主要部分剖面图。;图59为接续图58之半导体装置之制造工序中之主要部分剖面图。;图60为接续图59之半导体装置之制造工序中之主要部分剖面图。;图61为接续图60之半导体装置之制造工序中之主要部分剖面图。;图62为本发明其他实施型态之半导体装置之记忆胞区域之一例之主要部分平面图。;图63系为了说明图1之记忆胞形成工序所产生之其他故障之半导体装置之制造工序中之主要部分剖面图。;图64为接续图63之半导体装置之制造工序中之主要部分剖面图。;图65为图64之主要部分放大剖面图。;图66为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图67为接续图66之半导体装置之制造工序中之主要部分剖面图。;图68为接续图67之半导体装置之制造工序中之主要部分剖面图。;图69为半导体装置之记忆胞之主要部分放大剖面图。;图70为本发明其他实施型态之半导体装置之记忆胞之主要部分放大剖面图。;图71为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图72为接续图71之半导体装置之制造工序中之主要部分剖面图。;图73为接续图72之半导体装置之制造工序中之主要部分剖面图。;图74为接续图73之半导体装置之制造工序中之主要部分剖面图。;图75为本发明其他实施型态之半导体装置之制造工序中之主要部分剖面图。;图76为接续图75之半导体装置之制造工序中之主要部分剖面图。;图77为接续图76之半导体装置之制造工序中之主要部分剖面图。;图78为接续图77之半导体装置之制造工序中之主要部分剖面图。;图79系为了说明图1之记忆胞形成工序所产生之其他故障之图，其系表示抹除动作之记忆闸极中之杂质浓度依存性之图。;图80为记忆闸极及其附近之电荷储存层之能带图。;图81为本发明其他实施型态之半导体装置之主要部分剖面图。;图82为本发明其他实施型态之半导体装置之主要部分剖面图。;图83为本发明其他实施型态之半导体装置之主要部分剖面图。;图84为本发明其他实施型态之半导体装置之主要部分剖面图。;图85为本发明进一步其他实施型态之半导体装置之写入及抹除状态之说明图。