记忆体元件的存取进行仲裁之主控器、系统和方法;MASTER, SYSTEM AND METHOD FOR ARBITRATING ACCESS TO MEMORY DEVICE

摘要

对于在多个主控器之间对分享式记忆体元件之存取进行仲裁而言，主控器产生发送至仲裁器之存取请求讯号，同时产生一系列的诸如自动更新指令之类的必需之指令。仲裁器产生发送至主控器之确认讯号，以用于指出一种存取之认可或拒绝。主控器之现有引脚用于此等仲裁讯号之传输。

主权项

1.一种对分享式记忆体元件的存取进行仲裁之主控器，所述主控器包括：资料处理器；以及主记忆体元件，其上储存有指令序列，其中由所述资料处理器执行所述指令序列使得所述资料处理器执行以下步骤：控制发送至仲裁器之一系列必需之指令的产生；以及控制发送至所述仲裁器之存取请求讯号以及所述一系列之一必需之指令的产生。 ;2.如申请专利范围第1项所述之对分享式记忆体元件的存取进行仲裁之主控器，其中所述必需之指令为周期性产生之呈所述一系列的自动更新指令。 ;3.如申请专利范围第1项所述之对分享式记忆体元件的存取进行仲裁之主控器，其中所述主控器接收产生自所述仲裁器以用于指示认可或拒绝存取之确认讯号。 ;4.如申请专利范围第3项所述之对分享式记忆体元件的存取进行仲裁之主控器，其中所述存取请求讯号、所述一必需之指令以及所述确认讯号同步于主时脉讯号。 ;5.如申请专利范围第3项所述之对分享式记忆体元件的存取进行仲裁之主控器，更包括：多个控制引脚，其用于传输经设定以指出所述必需之指令之多个控制讯号；资料或位址引脚，其用于传输所述存取请求讯号；以及另一资料或位址引脚，其用于接收所述确认讯号。 ;6.如申请专利范围第1项所述之对分享式记忆体元件的存取进行仲裁之主控器，其中所述分享式记忆体元件为SDRAM(同步动态随机存取记忆体)。 ;7.如申请专利范围第1项所述之对分享式记忆体元件的存取进行仲裁之主控器，更包括：介面，其于所述主控器具有存取认可时耦接至所述分享式记忆体元件之记忆体核心。 ;8.一种用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其包括：仲裁器；以及主控器，其规则地产生一系列发送至所述仲裁器之必需之指令，且其中所述主控器产生发送至所述仲裁器之存取请求讯号以及所述一系列之一必需之指令。 ;9.如申请专利范围第8项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述必需之指令为由所述主控器周期性地产生之一系列的自动再新指令。 ;10.如申请专利范围第8项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述仲裁器在接收所述存取请求讯号之后，产生发送至所述主控器之确认讯号以用于指出”认可或拒绝所述存取”。 ;11.如申请专利范围第10项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述仲裁器包括：个别指令侦测器，其耦接至所述主控器以用于产生个别之指令侦测讯号；个别锁存器，其在所述个别之指令侦测讯号启动的任何时候用于锁存所述存取请求讯号；以及优先权决策单元，其视被所述个别锁存器锁存之所述存取请求讯号而定且视优先权策略而定以决定是否允许所述存取之认可。 ;12.如申请专利范围第10项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述主控器产生主时脉讯号，且其中所述存取请求讯号、所述一必需之指令以及所述确认讯号同步于所述主时脉讯号。 ;13.如申请专利范围第10项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，更包括：所述主控器之多个控制引脚，其用于传输包括所述必需之指令之多个控制讯号；所述主控器之资料-或位址引脚，其用于传输所述存取请求讯号；以及所述主控器之另一资料-或位址引脚，其用于接收所述确认讯号。 ;14.如申请专利范围第8项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述记忆体元件为SDRAM(同步动态随机存取记忆体)。 ;15.如申请专利范围第8项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，更包括：选择器，其用于在所述主控器具有存取认可时，选择所述主控器的个别介面以将其耦接至所述记忆体元件之记忆体核心，同时自所述记忆体核心使任何其他主控器之个别介面去耦合(decoupling)。 ;16.如申请专利范围第8项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述仲裁器被制造成具有多个埠之所述记忆体元件之一部分，其中每一埠耦接至个别之主控器。 ;17.如申请专利范围第8项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之系统，其中所述仲裁器经形成为不处于具有单一埠之所述记忆体元件所在之晶片中，且其中所述仲裁器具有多个埠，其中每一埠耦接至个别之主控器。 ;18.一种用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其包括：由主控器产生一系列发送至仲裁器之必需之指令；以及由所述主控器产生发送至所述仲裁器之存取请求讯号以及所述一系列之一必需之指令。 ;19.如申请专利范围第18项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其中所述必需之指令为由所述主控器周期性地产生之所述一系列的自动更新指令。 ;20.如申请专利范围第18项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，更包括：在接收所述存取请求讯号之后，由所述仲裁器产生发送至所述主控器之确认讯号以用于指出”认可或拒绝存取”。 ;21.如申请专利范围第20项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其中所述仲裁器根据优先权策略，每次仅向一主控器允许存取之认可。 ;22.如申请专利范围第20项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其中所述存取请求讯号、所述一必需之指令以及所述确认讯号同步于主时脉讯号。 ;23.如申请专利范围第20项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其中自所述主控器之多个控制引脚将所述必需之指令发出以作为多个控制讯号，且自所述主控器之资料-或位址引脚发送所述存取请求讯号，且在所述主控器之另一资料-或位址引脚处接收所述确认讯号。 ;24.如申请专利范围第18项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其中所述记忆体元件为SDRAM(同步动态随机存取记忆体)。 ;25.如申请专利范围第18项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，其中自所述主控器之多个控制引脚将所述必需之指令发出以作为多个控制讯号，且自所述主控器之资料-或位址引脚发送所述存取请求讯号。 ;26.如申请专利范围第18项所述之用以在多个主控器之间对记忆体元件的存取进行仲裁之方法，更包括：当所述主控器具有存取认可时，选择所述主控器的个别介面以将其耦接至所述记忆体元件之记忆体核心，同时自所述记忆体核心使任何其他主控器之个别介面去耦合。;图1展示先前技术之具有多个主控器并经由额外引脚来进行仲裁的电子系统，其中多个主控器分享对记忆体元件的存取。;图2展示先前技术之具有多个主控器并在主控器之间进行软体仲裁的电子系统，其中多个主控器分享对记忆体元件的存取。;图3展示本发明之实施例的经由必需之指令来采取仲裁方法的电子系统。;图4展示本发明之实施例的图3之实例主控器组件的方块图。;图5展示本发明之实施例，在图4之主控器操作期间讯号的时序图。;图6展示本发明之实施例，在对图3中之分享式记忆体元件的存取进行仲裁期间来自多个主控器之讯号的时序图。;图7展示本发明之实施例，在图3之分享式记忆体元件内包括仲裁器以及介面选择器之组件的方块图。;图8展示本发明之另一实施例，将仲裁器以及介面选择器制造成不处于分享式记忆体元件所在的晶片时之电子系统的方块图。;为达成说明清晰的目的绘制本文所涉及之图式而未按比例绘制。在图1、2、3、4、5、6、7以及8中具有相同参考数字之元件表示具有类似结构及/或功能之元件。