Ⅲ至Ⅴ族化合物半导体及其制造方法

摘要

(1)依以下之顺序具有至少基板、一般式InuGavAlwN(式中，0≦u、v、w≦1，u+v+w=1)所示之缓冲层及一般式InxGayAlzN(式中，，0≦x、y、z≦1，x+y+z=1)所示之III至V族化合物半导体结晶层，该缓冲层之膜厚为5以上90以下为其特征之III至V族化合物半导体，及(2)于基板上生成一般式InxGayAlzN所示之III至V族化合物半导体结晶层时，于生成该化合物半导体结晶层之前，以低于该化合物半导体结晶层之生成温度，生成膜厚5以上90以下之一般式InuGavAlwN所示之缓冲层之成膜后，生成该化合物半导体结晶层之III至V族化合物半导体制造方法。

主权项

1.一种III至V族化合物半导体，其特征为依以下之顺序具有至少基板、一般式InuGavAlwN(式中，0≦u≦1，0≦v≦1，0≦w≦1，u+v+w=1)所示之缓冲层及一般式InxGayAlzN(式中，0≦x≦1，0≦y≦1，0≦z≦1，x+y+z=1)所示之III至V族化合物半导体结晶层，该缓冲层之膜厚为5以上90以下，且基板于缓冲层之侧面具有1×10 7 cm -2 以上之密度的长径为20nm以上，且相对于长径之最大深度比为0.05以上之槽坑(pit)。 ;2.如申请专利范围第1项之半导体，其中缓冲层为非晶形及/或微结晶状者。 ;3.如申请专利范围第1或第2项之半导体，其中基板系选自蓝寳石、ZnO、GaAs、NGO (NdGaO3)、尖晶石(MgAl2O4)、ZrB2者。 ;4.一种III至V族化合物半导体之制造方法，其特征系于基板上生成一般式InxGayAlzN(式中，0≦x≦1，0≦y≦1，0≦z≦1，x+y+z=1)所示之III至V族化合物半导体结晶层时，于生成该化合物半导体结晶层之前，以低于该化合物半导体结晶层之生成温度，生成膜厚5以上90以下之一般式InuGavAlwN(式中，0≦u≦1，0≦v≦1，0≦w≦1，u+v+w=1)所示之缓冲层之成膜后，生成该化合物半导体结晶层者。 ;5.如申请专利范围第4项之制造方法，其中缓冲层为非晶形及/或微结晶状者。 ;6.如申请专利范围第4或第5项之制造方法，其中基板系由蓝寳石、ZnO、GaAs、NGO (NdGaO3)、尖晶石(MgAl2O4)、ZrB2所选者。 ;7.如申请专利范围第4或第5项之制造方法，其中基板系使用于层合缓冲层之面具有1×10 7 cm -2 以上之密度的长径为20nm以上，且相对于长径之最大深度比为0.05以上之槽坑的基板。 ;8.如申请专利范围第4或第5项之制造方法，其中于缓冲层成膜前，将基板中之缓冲层予以层合之面予以气相蚀刻使其形成1×10 7 cm -2 以上之密度的长径为20nm以上，相对最大深度之长径比为0.05以上之槽坑。