整合式结构及其制造方法;INTEGRATED STRUCTURE AND METHOD FOR FABRICATING THE SAME

摘要

本发明描述一种形成一整合式结构之方法，该结构包括一半导体装置及连结至一主机板之多个连结器。在一可让消熔辐射透过之板上形成一第一层，且在该半导体装置上形成一第二层。该第一层具有连结至结合焊垫(bonding pad)之第一组导体，该等结合焊垫根据一至主机板之连结之所需间隔以一第一间隔距离间隔。该第二层具有连结至该半导体装置之第二组导体。该第一层及第二层系使用一具有比结合焊垫之间隔更小之间隔的间柱/通道连结器来连结。该半导体装置依此方式附着至第一层，且该等第一组及第二组导体则系利用该等间柱连结。藉由透射穿过该板之消熔辐射来消熔第一层与该板之间的介面，藉此分离该板。接着将该等连结器结构附着至该等结合焊垫。藉此方法可以降低的成本制造一高密度封装装置。

主权项

1.一种制造一整合式结构之方法，该整合式结构包括一半导体装置及用以连结该半导体装置至一主机板之多个连结器结构，该方法包含以下步骤：在一可让消熔辐射透过之板上形成一第一介电层，该第一介电层具有安置在其中之一第一组导体，该第一组导体连结至多个结合焊垫，该等结合焊垫系根据至该主机板之连结之一所需间隔以一第一间隔距离间隔开；在该半导体装置上形成一第二介电层，该第二介电层具有安置在其中且连结至该半导体装置之一第二组导体；在该第一介电层及该第二介电层其中之一上形成多个间柱，该等间柱系以小于该第一间隔距离之一第二间隔距离间隔开；于该第一介电层及该第二介电层中没有间柱在其上之一层上形成一第三介电层；在该第三介电层中形成多个通道，该等通道系根据该第二间隔距离间隔开；使该等间柱对准该等通道；将该半导体装置附着至该第一介电层，以使得该第一组导体及该第二组导体经由该等间柱连结；将一支撑结构附着至该第一介电层，以使得该支撑结构环绕该半导体装置，该支撑结构具有一对应于该等结合焊垫所占据的一面积外之面积；使用透射穿过该板之消熔辐射消熔该第一介电层与该板之间的一介面，藉此分离该板；及将该等连结器结构附着至该等结合焊垫。 ;2.如请求项1之方法，其中该等连结器结构形成一插脚栅格阵列(PGA)、一球状栅格阵列(BGA)、一C4阵列及一平台栅格阵列(LGA)的其中之一。 ;3.如请求项1之方法，其中附着该支撑结构之该步骤系在附着该半导体装置之该步骤之前及在该消熔步骤之前执行。 ;4.如请求项1之方法，其中附着该支撑结构之该步骤系在附着该半导体装置之该步骤之后及在该消熔步骤之前执行。 ;5.如请求项1之方法，其中该主机板之特征在于一热膨胀系数(TCE)，且该支撑结构具备一与该主机板之TCE近似之TCE。 ;6.如请求项1之方法，其进一步包含填充该半导体装置与该环绕之支撑结构之间之一间隙之步骤。 ;7.如请求项1之方法，其进一步包含在附着该等连结器结构之该步骤之前曝露出该等结合焊垫之步骤。 ;8.如请求项1之方法，其中该等间柱系形成于该第一介电层上，且该第一介电层具有一用以结合至该第三介电层之黏接层。 ;9.如请求项1之一种方法，其中该第二组导体系排列在复数个金属层内，该等金属层之数目系小于扇出至以该第一间隔距离间隔开之该等结合焊垫所需的层之数目。 ;10.一种制造一整合式结构之方法，该整合式结构包括一半导体装置及用以连结该半导体装置至一主机板之多个连结器结构，该方法包含以下步骤：在一可让消熔辐射透过之板上形成一第一介电层，该第一介电层具有安置在其中之一第一组导体，该第一组导体连结至多个结合焊垫，该等结合焊垫系根据至该主机板之连结之一所需间隔以一第一间隔距离间隔开；在该半导体装置上形成一第二介电层，该第二介电层具有安置在其中且连结至该半导体装置之一第二组导体；在该第二介电层上形成复数个C4连结器，该等C4连结器系以小于该第一间隔距离之一第二间隔距离间隔开；使该等C4连结器对准该第一介电层；将该等C4连结器附着至该第一介电层，以使得该第一组导体及该第二组导体连结；将一支撑结构附着至该第一介电层，以使得该支撑结构环绕该半导体装置，该支撑结构具有一对应于该等结合焊垫所占据的一面积外之面积；使用透射穿过该板之消熔辐射消熔该第一介电层与该板之间的一介面，藉此分离该板；及将该等连结器结构附着至该等结合焊垫。 ;11.如请求项10之方法，其中该等连结器结构形成一插脚栅格阵列(PGA)、一球状栅格阵列(BGA)、一C4阵列及一平台栅格阵列(LGA)的其中之一。 ;12.如请求项10之方法，其中附着该支撑结构之该步骤系在附着该C4连结器之该步骤之前及在该消熔步骤之前执行。 ;13.如请求项10之方法，其中该主机板之特征在于一热膨胀系数(TCE)，且该支撑结构具备一与该主机板之TCE近似之TCE。 ;14.如请求项10之方法，其进一步包含以下步骤：填充该半导体装置与该环绕之支撑结构间之一间隙及该半导体装置与环绕该等C4连结器之该第一介电层间之一间隙。 ;15.如请求项10之方法，其进一步包含在附着该等连结器结构之该步骤之前曝露出该等结合焊垫之步骤。 ;16.如请求项10之方法，其中该第二组导体系排列在复数个金属层内，该等金属层之数目系小于扇出至以该第一间隔距离间隔开之该等结合焊垫所需的层之数目。 ;17.一种包括一半导体装置及用以连结该半导体装置至一主机板之多个连结器结构的整合式结构，该整合式结构包含：其中安置有一互连线路之一第一介电层，该第一介电层具有一上表面及一下表面，该互连线路连结至安置在该下表面上之多个结合焊垫，该等结合焊垫系根据至该主机板之连结所需的间隔而相对于彼此以一第一间隔距离间隔开；该半导体装置；安置在该半导体装置上且与之接触之一第二介电层，该第二介电层具有安置在其中且连结至该半导体装置之一组导体，该第二介电层面对该第一介电层；连结该互连线路至该组导体之复数个连结器，该等连结器为一组C4连结器，该等连结器相对于彼此以小于该第一间隔距离之一第二间隔距离间隔开；附着至该第一介电层之该上表面且环绕该半导体装置之一支撑结构，该支撑结构与该半导体装置之间的一间隙填充有一填充材料；及连结至该等结合焊垫之多个连结器结构，其中该连结器结构形成一平台栅格阵列(LGA)以将该半导体装置连接至该主机板。 ;18.如请求项17之整合式结构，其中该主机板之特征在于一热膨胀系数(TCE)，且该支撑结构具备一与该主机板之TCE近似之TCE。 ;19.如请求项17之整合式结构，其中该支撑结构具有一对应于该等结合焊垫所占据的一面积外之面积。 ;20.如请求项17之整合式结构，其中该等复数个连结器为一组C4连结器，且该填充材料填充了该半导体装置与环绕该等C4连结器之该第一介电层之间的一间隙。 ;21.如请求项17之整合式结构，其中该结合焊垫包括彼此以该第一间隔距离平均隔开之一结合焊垫阵列。;图1A为使用上述T&J方法论利用至第一级封装之C4连结之内连结晶片的示意横截面图。;图1B为根据图1A之T&J方法论制造的晶片上系统(SOC)之示意图。;图2A为根据本发明之第一实施例在玻璃基板上形成之内连结布线层的示意横截面图。;图2B为在图2A之布线层上形成以将布线层连结至晶片之间柱的示意横截面图。;图3A为根据本发明具有在其上形成之线后端(BEOL)金属层之晶片的示意截面图。;图3B为具有一额外层之图3A之晶片的示意横截面图，该额外层具有在其中形成从而与图2A之布线层上的间柱对准之通道。;图4A展示根据本发明第一实施例连结至内连结布线层之一晶片。;图4B展示根据本发明第一实施例具有置于内连结布线层上之加强件之图4A之配置。;图4C为自内连结布线层移除玻璃基板所用的消熔方法之示意图。;图4D为根据本发明之一完全整合式装置之示意横截面图。;图5为一基板之示意横截面图，该基板上形成有一布线层、多个加强件及连结间柱，其中在连结晶片之前附着加强件。;图6A为根据本发明之第二实施例具有C4连结器之晶片的示意横截面图。;图6B至6F说明根据本发明之第二实施例形成整合式装置之步骤。