用于同步整流之具有第二多晶矽及内多晶矽介电层的改良式金氧半场效电晶体;IMPROVED MOSFET WITH A SECOND POLY AND AN INTER-POLY DIELECTRIC LAYER OVER GATE FOR SYNCHRONOUS RECTIFICATION

摘要

本发明系揭露一种新的沟渠式垂直半导体功率元件，其包括一电容形成于一导电层间，且此导电层覆盖于一位在一沟渠式闸极上的内介电层。沟渠式垂直半导体功率元件是一沟渠式MOSFET功率元件，沟渠式闸极系一沟渠式多晶矽闸极，导电层系一第二多晶矽层覆盖在一位在此沟渠式闸极上的内多晶介电层上。此导电层更与垂直半导体功率元件之一源极连接。

主权项

1.一种沟渠式垂直半导体功率元件，包括：复数沟渠式闸极(trenched gate)，包括一导电层充填于复数沟渠中；及一内介电层，覆盖于该些沟渠式闸极，而一多晶矽层形成复数相互分离(discrete)之多晶矽区段，每一该多晶矽区段设置于该内介电层顶部，且每一该相互分离之多晶矽区段具有一和每一该沟渠式闸极相近之宽度，用以跨过该内介电层而耦接该导电层以构成一电容。 ;2.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，系构成一沟渠式金氧半场效电晶体(MOSFET)元件。 ;3.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，其中该些沟渠式闸极之该导电层系由一导体多晶矽层所组成，并充填于该些沟渠而构成复数沟渠式多晶矽闸极(trenched polysilicon gate)。 ;4.如申请专利范围第3项所述之沟渠式垂直半导体功率元件，其中该些多晶矽区段更包括复数导体多晶矽区段，每一该导体多晶矽区段具有一和每一该沟渠式闸极相近之宽度，其中每一该导体多晶矽区段覆盖在每一该内介电层上，且该内介电层位于该些沟渠式多晶矽闸极顶部。 ;5.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，其中每一该相互分离之多晶矽区段具有一包含一顶面区段的帽形(cap shape)并延伸该实质上超过每一该沟渠式闸极之宽度于位在该些沟槽式闸极上的该内介电层之上；且每一该多晶矽区段由该顶面区段之两侧向下延伸，接着于两端向外延伸至一水平位置，且略为超出每一该沟渠式闸极之边缘。 ;6.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，更包括一绝缘层覆盖于该些相互分离之多晶矽区段之上，该些多晶矽区段更穿设有复数金属接点开口以便在其内填入一接触金属层。 ;7.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，其中位于该些沟渠式闸极上与位于该些相互分离之多晶矽区段下的该内介电层，具有一层厚度，其大小范围实质上与填充于该些沟渠式闸极之一闸极介电层厚度一样。 ;8.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，其中该导电层突出于该些沟渠外面并包含复数导电侧壁，该些导电侧壁延伸于该些沟渠式闸极之复数沟渠之一顶部表面之上且和该些相互分离之多晶矽区段形成具有一帽形(cap shape)，部分该些相互分离之多晶矽区段系向外延伸以围绕及耦接于突出在该些沟渠外面之该导电层的该些导电侧壁。 ;9.如申请专利范围第1项所述之沟渠式垂直半导体功率元件，系构成一沟渠式N型通道金氧半场效电晶体(MOSFET)之功率元件，其中该些相互分离之多晶矽区段系电性连接至该沟渠式N型通道金氧半场效电晶体之功率元件之一源极区域，以产生一闸极-源极电容值Cgs于该些沟渠式闸极中之该导电层与该些相互分离之多晶矽区段之间。 ;10.一降压式转换器，包括：一高压端金氧半场效电晶体元件，其具一第一高压端源极与一低压端金氧半场效电晶体元件之一低压端汲极连接；该低压端金氧半场效电晶体元件包含复数沟渠式闸极(trenched gate)，该些沟渠式闸极包括一导电层充填于复数沟渠中；及该低压端金氧半场效电晶体元件更包含一内介电层，该内介电层覆盖于该些沟渠式闸极，而一多晶矽层形成复数相互分离(discrete)之多晶矽区段，每一该多晶矽区段设置于该内介电层顶部，且每一该相互分离之多晶矽区段具有一和每一该沟渠式闸极相近之宽度，用以跨过该内介电层而耦接该导电层以构成一电容，用于增加一闸极-源极电容值Cgs，使吸引一大的电流至接地端以防止击穿情况发生。 ;11.如申请专利范围第10项所述之降压式转换器，其中该些沟渠式闸极之该导电层系为一种多晶矽层，且该些沟渠式闸极构成复数沟渠式多晶矽闸极。 ;12.如申请专利范围第10项所述之降压式转换器，其中该些相互分离之多晶矽区段更包括复数导体多晶矽区段，每一该掺杂多晶矽区段具有和每一该沟渠式闸极相近之该宽度，其覆盖在该内介电层上，且该内介电层位在该低压端金氧半场效电晶体元件之该沟渠式多晶矽闸极顶部。 ;13.如申请专利范围第10项所述之降压式转换器，其中每一该相互分离之多晶矽区段具有一包含一顶面区段之帽形(cap shape)并延伸实质上超过每一该沟渠式闸极之该宽度于位在该低压端金氧半场效电晶体元件之该些沟槽式闸极上的该内介电层之上；且每一该多晶矽区段由该顶面区段之两侧向下延伸，接着于两端向外延伸至一水平位置，且略为超出每一该沟渠式闸极之边缘。 ;14.如申请专利范围第10项所述之降压式转换器，其中位在该些沟渠式闸极上与位于该些相互分离之多晶矽区段下的该内介电层，具有一层厚度，其大小范围实质上与填充于该低压端金氧半场效电晶体元件该些沟渠式闸极之一闸极介电层厚度一样。 ;15.如申请专利范围第10项所述之降压式转换器，其中该低压端金氧半场效电晶体元件之该沟渠式闸极之该导电层更突出于该些沟渠外面并包含复数导电侧壁，该些导电侧壁延伸于该些沟渠式闸极之复数沟渠之一顶部表面之上且和该些相互分离之多晶矽区段形成具有一帽形(cap shape)，部分该些相互分离之多晶矽区段系向外延伸以围绕及耦接于突出在该些沟渠外面之该导电层的该些导电侧壁。 ;16.如申请专利范围第10项所述之降压式转换器，其中该低压端金氧半场效电晶体元件系为一沟渠式N型通道之功率元件，其中该些相互分离之多晶矽区段系电性连接至该沟渠式N型通道金氧半场效电晶体之功率元件之一源极区域，以产生一闸极-源极电容值Cgs于该些沟渠式闸极中之该导电层与该些相互分离之多晶矽区段之间。 ;17.一种制造沟渠式垂直半导体功率元件的方法，其步骤包括：形成复数沟渠式闸极(trenched gate)，该些沟渠式闸极包括一导电层充填于复数沟渠中；形成一内介电层，覆盖于该些沟渠式闸极，并形成一多晶矽层，该多晶矽层构成复数相互分离(discrete)之多晶矽区段(conducttive segments)，每一该多晶矽区段设置于该内介电层顶部，且每一该相互分离之多晶矽区段具有一和每一该沟渠式闸极相近之宽度，用以跨过该内介电层而耦接该导电层以构成一电容。 ;18.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，其中形成该些沟渠式闸极之步骤，系由一导体多晶矽层组成该导电层，并充填于该些沟渠而构成复数沟渠式多晶矽闸极(trenched polysilicon gate)。 ;19.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，其中形成该些相互分离之多晶矽区段于该内介电层上之步骤系更包括形成复数导体多晶矽区段，每一该导体多晶矽区段具有一和每一该沟渠式闸极相近之宽度，其中每一该导体多晶矽区段覆盖在该每一内介电层上，且该内介电层位于该些沟渠式多晶矽闸极顶部。 ;20.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，其中形成该些相互分离之多晶矽区段于该内介电层上之步骤，每一该相互分离之多晶矽区段具有一包含一顶面区段的帽形(cap shape)并延伸一实质上超过每一该沟渠式闸极之宽度于位在该些沟槽式闸极上的该内介电层之上；且每一该多晶矽区段由该顶面区段之两侧向下延伸，接着于两端向外延伸至一水平位置，且略为超出每一该沟渠式闸极之边缘。 ;21.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，更包括形成一绝缘层覆盖于该些相互分离之多晶矽区段之上，该些多晶矽区段更穿设有复数金属接点开口以便在其内填入一接触金属层。 ;22.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，其中形成位于该些沟渠式闸极上与位于该些相互分离之多晶矽区段下之该内介电层步骤更包括形成该内介电层具有一层厚度，其大小范围实质上与填充于该些沟渠式闸极之一闸极介电层厚度一样。 ;23.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，其中形成该导电层之步骤，该导电层系突出于该些沟渠外面并包含复数导电侧壁，该些导电侧壁延伸于该些沟渠式闸极之复数沟渠之一顶部表面之上且和该些相互分离之多晶矽区段形成具有一帽形(cap shape)，部分该些相互分离之多晶矽区段系向外延伸以围绕及耦接于突出在该些沟渠外面之该导电层的该些导电侧壁。 ;24.如申请专利范围第17项所述之制造沟渠式垂直半导体功率元件的方法，更包括形成该垂直半导体功率元件为一沟渠式N型通道金氧半场效电晶体(MOSFET)之功率元件，其中该些相互分离之多晶矽区段系电性连接至该沟渠式N型通道金氧半场效电晶体之功率元件之一源极区域，以产生一闸极-源极电容值Cgs于该些沟渠式闸极中之该导电层与该些相互分离之多晶矽区段之间。 ;25.一种调整一沟渠式金氧半场效电晶体元件之闸极-源极电容值(Cgs)之方法，该沟渠式金氧半场效电晶体元件包含复数沟渠式闸极(trenched gate)，该些沟渠式闸极包括一导电层充填于复数沟渠中，其步骤包括：藉由形成一内介电层覆盖于该金氧半场效电晶体功率元件之该些沟渠式闸极上，并形成一多晶矽层，该多晶矽层构成复数相互分离(discrete)之多晶矽区段(conductive segments)，每一该多晶矽区段设置于该内介电层顶部，且每一该相互分离之多晶矽区段具有一和每一该沟渠式闸极相近之宽度，用以跨过该内介电层而耦接该导电层以构成一电容。 ;26.如申请专利范围第25项之调整沟渠式金氧半场效电晶体元件之闸极-源极电容值(Cgs)之方法，其中该些沟渠式闸极系由一导体多晶矽层组成该导电层，并充填于该些沟渠而构成复数沟渠式多晶矽闸极(trenched polysilicon gate)。 ;27.如申请专利范围第25项之调整沟渠式金氧半场效电晶体元件之闸极-源极电容值(Cgs)之方法，其中形成该些相互分离之多晶矽区段于该内介电层上之步骤系更包括形成复数导体多晶矽区段，每一该掺杂多晶矽区段具有和每一该沟渠式闸极相近之该宽度，其覆盖在该内介电层上，且该内介电层位于该沟渠式多晶矽闸极顶部。 ;28.如申请专利范围第25项之调整沟渠式金氧半场效电晶体元件之闸极-源极电容值(Cgs)之方法，其中形成该些相互分离之多晶矽区段于该内介电层上之步骤，每一该相互分离之多晶矽区段具有一包含一顶面区段之帽形(cap shape)并延伸实质上超过每一该沟渠式闸极之该宽度于位在该些沟槽式闸极上的该内介电层之上；且每一该多晶矽区段由该顶面区段之两侧向下延伸，接着于两端向外延伸至一水平位置，且略为超出每一该沟渠式闸极之边缘。;第一图系习知降压转换器之一电路图。;第二图系揭示第一图之低压端与高压端MOSFET，闸极电压的波形。;第三图显示低压端MOSFET的闸极突刺(gate spike)与汲极－源极电压Vds，其系起因于高压端MOSFET的汲极电压改变率大。;第四图系一习知电路图，企图解决如第三图所示的击穿问题。第五A图揭示习知典型的沟渠式金氧半场效电晶体(trench MOSFET)。;第五B图揭示Ciss和Crss的元件。;第六图揭示具增加源极深度之金氧半场效电晶体，用以增加Ciss。;第七图系本发明之金氧半场效电晶体(MOSFET)侧视图。;第八A图与第八B图分别是Crss/Ciss比率对于氧化物厚度、闸极突出物的关系图。;第九A图~第九T图系连续侧视图，依序显示制造第七图MOSFET元件之制造步骤。