| 发明名称 | 线程优化的多处理器架构 | ||
| 摘要 | 在一个方面，本发明包括一种系统，该系统包括：(a)位于单个芯片上的多个并行处理器；以及(b)计算机存储器，位于芯片上并且被处理器中的每个访问；处理器中的每个被操作为处理最小指令集，处理器中的每个包括专用于处理器中的至少三个特定寄存器中的每个的本地高速缓冲存储器。在另一方面，本发明包括一种系统，该系统包括：(a)位于单个芯片上的多个并行处理器；以及(b)计算机存储器，位于芯片上并且被处理器中的每个访问，处理器中的每个被操作为处理被优化用于线程级并行处理的指令集，每个处理器访问芯片上的计算机存储器的内部数据总线，内部数据总线的宽度是存储器的一行的宽度。 | ||
| 申请公布号 | CN101796484A | 申请公布日期 | 2010.08.04 |
| 申请号 | CN200880014972.9 | 申请日期 | 2008.06.27 |
| 申请人 | 拉塞尔·H·菲什 | 发明人 | 拉塞尔·H·菲什 |
| 分类号 | G06F9/30(2006.01)I | 主分类号 | G06F9/30(2006.01)I |
| 代理机构 | 北京英赛嘉华知识产权代理有限责任公司 11204 | 代理人 | 余朦;王艳春 |
| 主权项 | 一种系统，包括：多个并行处理器，安装在存储器模块上；外部存储器控制器；通用中央处理单元；所述并行处理器中的每个能够被操作为处理被优化用于线程级并行处理的指令集。 | ||
| 地址 | 美国得克萨斯州 | ||