一种具有反转位元线之反及闸记忆元件及其制造方法;A NAND MEMORY DEVICE WITH INVERSION BIT LINES AND METHODS FOR MAKING THE SAME

摘要

本发明系揭露一种以反及闸为基础的记忆元件，其使用了反转位元线而不需要使用布植位元线。因此，可以减少细胞尺寸，进而在较小的封装中提供较大的密度。本发明同时揭露一种用以制造一以反及闸为基础之记忆元件，其系使用了反转位元线。

主权项

1.一种记忆元件，包括：一基板；一位元线；一字元线；一记忆细胞，其包括：一第一与第二扩散区域，该位元线系组态以形成复数个反转位元线于该基板中，该复数个反转位元线之至少一者系接近该第一扩散区域，且该复数个反转位元线之至少一者系接近该第二扩散区域；以及一闸极结构，其系与该字元线耦合。 ;2.如申请专利范围第1项所述之记忆元件，其中该闸极结构包括一多晶矽层以及介电层。 ;3.如申请专利范围第2项所述之记忆元件，其中该介电层包括一氧化物/氮化物/氧化物结构。 ;4.如申请专利范围第1项所述之记忆元件，其中该位元线与该字元线并不平行。 ;5.如申请专利范围第1项所述之记忆元件，更包括复数个多晶矽区域形成于该基板上并与该位元线接触，该些多晶矽区域系组态以将一施加至该位元线之电压耦合至该基板表面，以形成该反转位元线。 ;6.如申请专利范围第5项所述之记忆元件，更包括一氧化物薄膜，其系将该字元线与该些多晶矽区域分隔开。 ;7.如申请专利范围第1项所述之记忆元件，其中该复数个反转位元线系藉由施加一大约5至10伏特之电压至该位元线而形成。 ;8.如申请专利范围第1项所述之记忆元件，其中该复数个反转位元线系组态以将电压导通至该第一与第二扩散区域。 ;9.如申请专利范围第1项所述之记忆元件，更包括复数条字元线。 ;10.如申请专利范围第2项所述之记忆元件，更包括复数个多晶矽区域，其系连接至该位元线并形成于该介电层上。 ;11.如申请专利范围第1项所述之记忆元件，其中该基板系为一P型基板，且其中该些扩散区域系为N型布植区域。 ;12.如申请专利范围第1项所述之记忆元件，其中该基板系为一N型基板，且其中该些扩散区域系为P型布植区域。 ;13.一种制造一记忆元件之方法，该记忆元件系利用反转位元线，该方法包括：形成一第一与一第二扩散区域于一基板中；形成一介电层于该基板上；形成一多晶矽层于该介电层上；蚀刻该多晶矽层以形成复数个多晶矽区域与复数个沟槽以定义字元线区域；形成字元线于该沟槽所定义之该字元线区域中；以及形成一位元线，其系与由蚀刻所形成之该些多晶矽区域接触。 ;14.如申请专利范围第13项所述之方法，其中形成该介电层之步骤包括形成一氧化物/氮化物/氧化物结构于该基板上。 ;15.如申请专利范围第13项所述之方法，其中形成该位元线之步骤包括形成一第二多晶矽层于该第一多晶矽层上、并蚀刻该第二多晶矽层。 ;16.如申请专利范围第13项所述之方法，其中形成该字元线之步骤系包括形成多晶矽层于该些沟槽中。 ;17.如申请专利范围第13项所述之方法，其中该位元线系形成于该字元线之上。 ;18.如申请专利范围第13项所述之方法，其中该基板系为一P型基板，且该些扩散区域系为N型布植区域。 ;19.如申请专利范围第13项所述之方法，其中该基板系为一N型基板，且该些扩散区域系为P型布植区域。 ;20.一种非挥发性记忆元件，其系利用申请专利范围第13项所述之方法制造而成。 ;21.一种反及闸记忆元件，其系利用申请专利范围第13项所述之方法制造而成。;第1A图系绘示根据本发明一实施例而组态之反及闸记忆元件的上视图。第1B图系绘示第1A图中之元件的剖面图。;第2A图系绘示根据本发明一实施例而组态之反及闸记忆元件的上视图，其包括了一单一字元线。第2B图系绘示第2A图之元件的剖面图。;第3图系绘示根据本发明一实施例而组态之反及闸记忆元件阵列。第3A－3C图系绘示用以操作此阵列之例示方法。;第4A－4G图系绘示根据本发明一实施例而制造一NAND记忆元件的例示方法。