嵌入式记忆体;EMBEDDED MEMORY

摘要

一种嵌入式记忆体及其方法。范例嵌入式记忆体包括第一记忆体区块与第二记忆体区块。第一记忆体区块用以倘若第一记忆体区块被判断为非缺陷时则在第一扫描输出线上输出第一栏选择讯号所选择的资料。第二记忆体区块用以倘若第一记忆体区块被判断为非缺陷时则在第二扫描输出线上输出第二栏选择讯号所选择的资料，第二记忆体区块更用以倘若第一记忆体区块被判断为缺陷时则在第一扫描输出线上输出由第一栏选择讯号所选择的资料。第一范例方法包括：在多个胞阵列上执行记忆体扫描；依据记忆体扫描的结果来判断多个胞阵列的至少其中之一是否为缺陷；接收欲储存在多个胞阵列的第一胞阵列中的资料；倘若判断第一胞阵列不为缺陷时则在第一胞阵列中储存所接收的资料；以及倘若判断第一胞阵列为缺陷时则在第二胞阵列中储存所接收的资料。第二范例方法包括：倘若第一胞阵列不为缺陷时则从第一胞阵列中在第一扫描输出线上接收资料，其中第一胞阵列是包括在多个胞阵列之中；以及倘若第一胞阵列为缺陷时则从第二胞阵列中在第一扫描线上接收资料。

主权项

1.一种嵌入式记忆体，包括：第一记忆体区块，用以倘若所述第一记忆体区块被判断为非缺陷时在第一扫描输出线上输出第一栏选择讯号所选择的资料；以及第二记忆体区块，用以倘若所述第一记忆体区块被判断为非缺陷时在第二扫描输出线上输出第二栏选择讯号所选择的资料，所述第二记忆体区块更用以倘若所述第一记忆体区块被判断为缺陷时在所述第一扫描输出线上输出由所述第一栏选择讯号所选择的资料，其中每一所述第一与第二记忆体区块包括第一暂存器区块、胞阵列与第二暂存器区块。 ;2.如申请专利范围第1项所述之嵌入式记忆体，更包括：冗余区块，用以倘若所述第二记忆体区块被判断为缺陷时在所述第二扫描输出线上输出由所述第二栏选择讯号所选择的资料。 ;3.如申请专利范围第1项所述之嵌入式记忆体，其中所述第二记忆体区块包括第一暂存器区块、胞阵列与第二暂存器区块。 ;4.如申请专利范围第3项所述之嵌入式记忆体，其中所述第一暂存器区块会输出所述第一与第二栏选择讯号的其中之一以回应熔线讯号，所述胞阵列会输出由所输出之栏选择讯号所选择的资料并且所述第二暂存器会从所述胞阵列中接收与输出所输出的资料以回应所述熔线讯号。 ;5.如申请专利范围第3项所述之嵌入式记忆体，其中所述第一暂存器区块会储存所述第二栏选择讯号作为第一缺陷栏选择讯号并且所述第一栏选择讯号是从所述第二栏选择讯号中位移的位移栏选择讯号。 ;6.如申请专利范围第5项所述之嵌入式记忆体，其中所述第一记忆体区块包括另一第一暂存器区块，其会储存所述第一栏选择讯号作为第二缺陷栏选择讯号。 ;7.如申请专利范围第1项所述之嵌入式记忆体，其中所述第一与第二记忆体区块是实体地彼此相邻在包括于所述嵌入式记忆体内的多个记忆体区块之中。 ;8.如申请专利范围第1项所述之嵌入式记忆体，其中倘若所述第一记忆体区块为缺陷时，则会从所述第二记忆体区块中输出对储存在所述第一记忆体区块中之资料的记忆体请求的回应。 ;9.如申请专利范围第4项所述之嵌入式记忆体，其中所述第一暂存器区块包括多个暂存器。 ;10.如申请专利范围第9项所述之嵌入式记忆体，其中每一所述多个暂存器包括：闩锁电路，用以储存与输出已解码群栏选择讯号；路径选择讯号产生电路，用以产生路径选择讯号与反相路径选择讯号以回应所述熔线讯号与源电压；以及开关电路，用以输出储存在所述闩锁电路中的所述群栏选择讯号作为内部栏选择讯号与位移群路径选择讯号的其中之一。 ;11.如申请专利范围第10项所述之嵌入式记忆体，其中所述闩锁电路包括：第一反相器，用以反相所述群栏选择讯号的相位；以及闩锁区块，用以反相所述第一反相器的输出相位、储存所反相的输出相位与输出所反相的输出相位。 ;12.如申请专利范围第11项所述之嵌入式记忆体，其中所述路径选择讯号产生电路包括：NAND闸极，用以输出对应所述源电压与所述熔线讯号的所述路径选择讯号；以及第四反相器，用以反相所述路径选择讯号的相位并且输出所反相的路径选择讯号。 ;13.如申请专利范围第12项所述之嵌入式记忆体，其中所述开关电路包括：第一开关，用以藉由开关储存在连接至所述开关电路之第一端的所述闩锁电路中的所述群栏选择讯号来输出所述内部群栏选择讯号以回应所述路径选择讯号；以及第二开关，其用以藉由开关储存在连接至所述开关电路之第二端的所述闩锁电路中的所述群栏选择讯号来输出所述位移群栏选择讯号以回应所述反相路径选择讯号。 ;14.如申请专利范围第13项所述之嵌入式记忆体，其中所述开关电路包括：第一缓冲器，用以缓冲所述内部群栏选择讯号；以及第二缓冲器，用以缓冲所述位移群栏选择讯号。 ;15.如申请专利范围第13项所述之嵌入式记忆体，其中所述第二记忆体区块会接收在所述第一记忆体区块中所产生的所述反相路径选择讯号并且其中所述第一记忆体区块会接收在所述第二记忆体区块中所产生的所述反相路径选择讯号。 ;16.如申请专利范围第15项所述之嵌入式记忆体，其中所述NAND闸极会输出对应所述熔线讯号与所接收反相路径选择讯号的所述路径选择讯号，并且其中所述第四反相器会反相所述路径选择讯号的相位与输出所反相的路径选择讯号。 ;17.如申请专利范围第4项所述之嵌入式记忆体，其中所述第二暂存器区块包括多个暂存器。 ;18.如申请专利范围第17项所述之嵌入式记忆体，其中每一所述多个暂存器包括：闩锁电路，用以储存胞阵列资料；路径选择讯号产生电路，用以产生路径选择讯号与反相路径选择讯号以回应所述熔线讯号与源电压；以及开关电路，其用以输出从储存在所述闩锁电路中的所述胞阵列资料中至少一部份所选择的群胞阵列资料以回应所述路径选择讯号与所述反相路径选择讯号。 ;19.如申请专利范围第18项所述之嵌入式记忆体，其中所述闩锁电路包括：第一反相器，用以反相所述胞阵列资料的相位；以及闩锁区块，用以反相所述第一反相器的输出相位、储存所述反相输出相位与输出所反相的输出相位。 ;20.如申请专利范围第19项所述之嵌入式记忆体，其中所述路径选择讯号产生电路包括：NAND闸极，其用以输出对应所述源电压与所述熔线讯号的所述路径选择讯号；以及第四反相器，其用以反相所述路径选择讯号的相位并且输出所反相的路径选择讯号。 ;21.如申请专利范围第20项所述之嵌入式记忆体，其中所述开关电路包括：第一开关，其用以藉由开关储存在连接至所述开关电路之第一端的所述闩锁电路中的所述胞阵列资料来输出所述群胞阵列资料以回应所述路径选择讯号；以及第二开关，其用以藉由开关从外部施予的所述胞阵列资料来输出所述群胞阵列资料以回应所述反相路径选择讯号。 ;22.如申请专利范围第21项所述之嵌入式记忆体，其中所述开关电路更包括：缓冲器，其用以缓冲所述群胞阵列资料。 ;23.如申请专利范围第9项所述之嵌入式记忆体，其中所述第一记忆体区块会接收在所述第二记忆体区块中所产生的所述反相路径选择讯号，并且其中所述第二记忆体区块会接收在所述第一记忆体区块中所产生的所述反相路径选择讯号。 ;24.如申请专利范围第23项所述之嵌入式记忆体，其中所述NAND闸极会依据所述熔线讯号与所接收的反相路径选择讯号来输出所述路径选择讯号，并且其中所述第四反相器会反相所述路径选择讯号的相位与输出所反相的路径选择讯号。 ;25.如申请专利范围第1项所述之嵌入式记忆体，更包括：解码器区块，用以产生所述第一与第二栏选择讯号；以及扫描区块，用以扫描所述第一与第二记忆体区块来判断所述第一与第二记忆体区块的至少一个是否为缺陷。;图1是绘示包括扫描区块、栏冗余区块与由传统记忆体所执行之栏冗余修复功能的记忆体的概要图。;图2是根据本发明范例实施例绘示嵌入式半导体元件的方块图。;图3是根据本发明另一范例实施例更详细绘示图2之嵌入式半导体元件的方块图。;图4是根据本发明另一范例实施例绘示暂存器的电路图。;图5是根据本发明另一范例实施例绘示另一暂存器的电路图。;图6A是根据本发明另一范例实施例绘示执行记忆体扫描且未侦测到错误的状态。;图6B是根据本发明另一范例实施例绘示执行记忆体扫描且侦测到错误的状态。;图7是根据本发明另一范例实施例绘示图2之嵌入式半导体元件的部分的电路图。