低电压互补金属氧化物半导体制程之三态缓冲器;LOW VOLTAGE COMPLEMENTARY METAL OXIDE SEMICONDUCTOR PROCESS TRI-STATE BUFFER

摘要

一种低电压互补金氧半(Complementary Metal Oxide Semiconductor，CMOS)制程之三态缓冲器(Tri-State Buffer)，包括逻辑装置、偏压装置及开关装置。逻辑装置接收输入讯号及致能讯号并据以产生第一控制讯号及第二控制讯号。偏压装置接收第一控制讯号，并据以控制第三控制讯号之讯号位准。开关装置接收第二及第三控制讯号，并分别于第二及第三控制讯号致能时耦接输出端至第一外部电压端及第二外部电压端。其中，当致能讯号非致能时，第二及第三控制讯号同时非致能，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。

主权项

1.一种低电压互补金氧半(Complementary Metal Oxide Semiconductor，CMOS)制程之三态缓冲器(Tri-State Buffer)，应用于低电压互补金氧半制程之积体电路，该三态缓冲器接收一致能讯号，并具有一输出端，当该致能讯号非致能时，该输出端处于高阻抗(High Impedance)状态，该三态缓冲器包括：一逻辑装置，接收一输入讯号及该致能讯号，并根据该输入讯号及该致能讯号产生一第一控制讯号及一第二控制讯号；一偏压装置，接收该第一控制讯号，根据该第一控制讯号来控制一第三控制讯号之讯号位准，并输出该第三控制讯号；一开关装置，接收该第二及该第三控制讯号，并分别于该第二及该第三控制讯号致能时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该输出端之讯号位准分别等于该第一及该第二外部电压端之电压位准；以及一放电装置，接收该第一控制讯号及该第三控制讯号，并根据该第一控制讯号来对该第三控制讯号进行放电，以缩短该第三控制讯号之讯号位准下降时间(Falling Time)。 ;2.如申请专利范围第1项所述之三态缓冲器，其中该放电装置包括：一第一N型金氧半(Metal Oxide Semiconductor)电晶体，汲极(Drain)接收该第三控制讯号，闸极(Gate)接收一第一内部电压，该第一内部电压用以持续地致能该第一N型金氧半电晶体；一第二N型金氧半电晶体，汲极与该第一N型金氧半电晶体之源极(Source)耦接，闸极接收该第一控制讯号，该第二N型金氧半电晶体系根据该第一控制讯号与该第一N型金氧半电晶体形成一放电路径来对该第三控制讯号进行放电；及一放电电容，一端耦接至该第二N型金氧半电晶体之源极，另一端接收接地电压位准；其中，该放电电容系于该放电路径将该第三控制讯号放电至接近一固定电压位准时中断该放电路径，以避免该第三控制讯号之讯号位准经由该放电路径放电至接近接地电压位准。 ;3.如申请专利范围第2项所述之三态缓冲器，其中该放电电容为一第三N型金氧半电晶体之闸极氧化层(Oxide Layer)电容，该第三N型金氧半电晶体之源极与汲极相互耦接以接收接地电压位准，闸极系与该第二N型金氧半电晶体之源极耦接。 ;4.如申请专利范围第2项所述之三态缓冲器，其中该放电装置更包括：一第四N型金氧半电晶体，汲极耦接至该第二N型金氧半电晶体之源极，源极接收接地电压位准，闸极系接收该反向致能讯号；其中，当该致能讯号非致能时，该反向致能讯号致能该第四N型金氧半电晶体，以经由该第四N型金氧半电晶体放电该放电电容中所储存之电荷至接地电压位准。 ;5.如申请专利范围第1项所述之三态缓冲器，其中该逻辑装置包括：一第一逻辑单元，接收该致能讯号，并对该致能讯号进行否定(NOT)逻辑运算以产生一反向致能讯号；一第二逻辑单元，接收该输入讯号及该致能讯号，并对该输入讯号及该致能讯号进行交集(AND)逻辑运算以产生该第一控制讯号；及一第三逻辑单元，接收该输入讯号及该反向致能讯号，并对该输入讯号及该反向致能讯号进行否定联集(NOR)逻辑运算以产生该第二控制讯号。 ;6.如申请专利范围第1项所述之三态缓冲器，其中当该致能讯号非致能时，该第二及该第三控制讯号均为非致能，使该输出端同时与该第一及该第二外部电压端浮接(Floating)，并使该输出端处于高阻抗状态。 ;7.一种低电压互补金氧半(Complementary Metal Oxide Semiconductor，CMOS)制程之三态缓冲器(Tri-State Buffer)，应用于低电压互补金氧半制程之积体电路，该三态缓冲器接收一致能讯号，并具有一输出端，当该致能讯号非致能时，该输出端处于高阻抗(High Impedance)状态，该三态缓冲器包括：一逻辑装置，接收一输入讯号及该致能讯号，并根据该输入讯号及该致能讯号产生一第一控制讯号及一第二控制讯号；一偏压装置，接收该第一控制讯号，根据该第一控制讯号来控制一第三控制讯号之讯号位准，并输出该第三控制讯号；以及一开关装置，接收该第二及该第三控制讯号，并分别于该第二及该第三控制讯号致能时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该输出端之讯号位准分别等于该第一及该第二外部电压端之电压位准，其中该开关装置包括：一第一P型金氧半电晶体及一第二P型金氧半电晶体，该第一及该第二P型金氧半电晶体之闸极系分别接收该第三控制讯号及一第二内部电压，该第二内部电压用以持续地致能该第二P型金氧半电晶体，该第一及该第二P型金氧半电晶体之源极及汲极系彼此串联地连接于该第一外部电压端及该输出端之间；其中，该第一及该第二P型金氧半电晶体根据该第三控制讯号将该第一外部电压端耦接至该输出端。 ;8.如申请专利范围第7项所述之三态缓冲器，其中该偏压装置系用以控制该第三控制讯号之讯号位准，使该第一P型金氧半电晶体之闸极氧化层跨压小于该第一P型金氧半电晶体之闸极氧化层耐压。 ;9.一种低电压互补金氧半(Complementary Metal Oxide Semiconductor，CMOS)制程之三态缓冲器(Tri-State Buffer)，应用于低电压互补金氧半制程之积体电路，该三态缓冲器接收一致能讯号，并具有一输出端，当该致能讯号非致能时，该输出端处于高阻抗(High Impedance)状态，该三态缓冲器包括：一逻辑装置，接收一输入讯号及该致能讯号，并根据该输入讯号及该致能讯号产生一第一控制讯号及一第二控制讯号；一偏压装置，接收该第一控制讯号，根据该第一控制讯号来控制一第三控制讯号之讯号位准，并输出该第三控制讯号；以及一开关装置，接收该第二及该第三控制讯号，并分别于该第二及该第三控制讯号致能时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该输出端之讯号位准分别等于该第一及该第二外部电压端之电压位准，其中该开关装置包括：一第五N型金氧半电晶体及一第六N型金氧半电晶体，该第五及该第六N型金氧半电晶体之闸极系分别接收该第二控制讯号及一第一内部电压，该第一内部电压用以持续地致能该第六N型金氧半电晶体，该第五及该第六N型金氧半电晶体之源极及汲极系彼此串联地连接于该第二外部电压端及该输出端之间；其中，该第五及该第六N型金氧半电晶体根据该第二控制讯号将该第二外部电压端耦接至该输出端；其中，该第三逻辑单元更用以控制该第二控制讯号之讯号位准，使得该第五N型金氧半电晶体之闸极氧化层跨压小于该第五N型金氧半电晶体之闸极氧化层耐压。 ;10.如申请专利范围第9项所述之三态缓冲器，其中该偏压装置包括：一第三P型金氧半电晶体，源极耦接至该第一外部电压端，汲极接收该第三控制讯号，闸极接收一第二内部电压，该第二内部电压用以持续地致能该第三P型金氧半电晶体，该第三P型金氧半电晶体用以持续地偏压该第三控制讯号之讯号位准为该第一外部电压端之电压位准；一第四P型金氧半电晶体，源极耦接至该第一外部电压端，汲极及闸极均与该第三P型金氧半电晶体之汲极耦接以接收该第三控制讯号，该第四P型金氧半电晶体用以根据该第三控制讯号来偏压该第三控制讯号之讯号位准为该第一外部电压端之电压位准；一第七N型金氧半电晶体及一第八N型金氧半电晶体，该第七及该第八N型金氧半电晶体之闸极分别接收该第一控制讯号及该第一内部电压，该第一内部电压用以持续地致能该第七N型金氧半电晶体，该第七及该第八N型金氧半电晶体之源极及汲极系彼此串联地连接于该第三P型金氧半电晶体之汲极及接地电压位准之间，该第三P型金氧半电晶体、该第七及该第八N型金氧半电晶体根据该第一控制讯号来对该第三控制讯号之讯号位准进行偏压，使该第一P型金氧半电晶体之氧化层跨压小于该第一P型金氧半电晶体之氧化层耐压。;第1图绘示传统之低电压互补金氧半制程缓冲器的电路图。;第2图绘示依照本发明之一实施例之低电压CMOS制程之三态缓冲器的方块图。;第3A图绘示乃第2图之缓冲器200的一较佳实施方式的详细电路图。;第3B图绘示乃第3A图之缓冲器300的相关讯号时序图。