多处理器及多记忆体系统之开机切换装置及方法;BOOT-SWITCHING APPARATUS AND METHOD FOR MULTIPROCESSOR AND MULTI-MEMORY SYSTEM

摘要

一种多处理器及多记忆体系统之开机切换装置及方法，适用于包括多个处理器及多个记忆体之系统。在系统开机时，藉由单一个计时器开始倒数暂停时间，并在倒数期间判断是否接收到基本输入输出系统发出的禁能讯号，若未收到禁能讯号且倒数完毕时，则进一步侦测处理器是否正常运作，并取得对应之多个侦测讯号。接着判断各个侦测讯号是否与对应之致能讯号相符，若不符，则将对应之处理器禁能；若均相符，则将记忆体切换。据此，即可解决先前技术容易发生误判的情况，而能够正确地导引系统选择运作正常的处理器及记忆体执行开机动作。

主权项

1.一种多处理器及多记忆体系统之开机切换装置，配置于包括多个处理器及多个记忆体之一系统，包括：多个处理器致能针脚，分别耦接至该些处理器，各该些处理器致能针脚适于设置一致能讯号，以致能或禁能该些处理器；多个处理器侦测针脚，分别耦接至该些处理器，各该些处理器侦测针脚适于侦测对应之该处理器的工作状态，而获得一侦测讯号；多个记忆体选择针脚，耦接至该些记忆体，适于设置一选择讯号，以切换该些记忆体；以及一计时器，包括设定有一暂停时间(Time－out)，适于在该系统开机时，开始倒数该暂停时间，其中在该暂停时间倒数完毕时，判断各该些处理器致能针脚之该致能讯号及各该些处理器侦测针脚的该侦测讯号是否相符，若该致能讯号与该侦测讯号不符时，则透过对应之处理器致能针脚将该处理器禁能，若所有致能讯号与侦测讯号均相符时，则透过该些记忆体选择针脚切换该些记忆体。 ;2.如申请专利范围第1项所述之多处理器及多记忆体系统之开机切换装置，更包括：一警示装置，适于在该些记忆体均切换后仍无法正常开机时，发出一警示讯息。 ;3.如申请专利范围第1项所述之多处理器及多记忆体系统之开机切换装置，其中该些记忆体为储存一基本输入输出系统(Basic Input/Output System,BIOS)之唯读记忆体(Read Only Memory,ROM)。 ;4.如申请专利范围第1项所述之多处理器及多记忆体系统之开机切换装置，其中该开机切换装置包括配置于一基板管理控制(Baseboard Management Control,BMC)装置中。 ;5.如申请专利范围第1项所述之多处理器及多记忆体系统之开机切换装置，其中该计时器包括错误回复开机(Fault Resilient Booting,FRB)计时器。 ;6.如申请专利范围第1项所述之多处理器及多记忆体系统之开机切换装置，其中该些处理器致能针脚之该些致能讯号包括均预先设置为致能状态。 ;7.如申请专利范围第1项所述之多处理器及多记忆体系统之开机切换装置，其中该些记忆体选择针脚包括之该些选择讯号包括预先设置该些记忆体其中之一为致能状态，而其余记忆体则设置为禁能状态。 ;8.如申请专利范围第7项所述之多处理器及多记忆体系统之开机切换装置，其中当需要切换该些记忆体时，包括将该些记忆体其中之另一设置为致能状态，而其余记忆体则设置为禁能状态。 ;9.一种多处理器及多记忆体系统，包括：多个处理器；多个记忆体；以及一开机切换装置，包括：多个处理器致能针脚，分别耦接至该些处理器，各该些处理器致能针脚适于设置一致能讯号，以致能或禁能该些处理器；多个处理器侦测针脚，分别耦接至该些处理器，各该些处理器侦测针脚适于侦测对应之该处理器的工作状态，而获得一侦测讯号；多个记忆体选择针脚，耦接至该些记忆体，适于设置一选择讯号，以切换该些记忆体；以及一计时器，包括设定有一暂停时间(Time-out)，适于在该系统开机时，开始倒数该暂停时间，其中在该暂停时间倒数完毕时，判断各该些处理器致能针脚之该致能讯号及各该些处理器侦测针脚的该侦测讯号是否相符，若该致能讯号与该侦测讯号不符时，则透过对应之处理器致能针脚将该处理器禁能，若所有致能讯号与侦测讯号均相符时，则透过该些记忆体选择针脚切换该些记忆体。 ;10.如申请专利范围第9项所述之多处理器及多记忆体系统，更包括：一警示装置，适于在该些记忆体均切换后仍无法正常开机时，发出一警示讯息。 ;11.如申请专利范围第9项所述之多处理器及多记忆体系统，更包括：一多工器，配置于该些记忆体选择针脚及该些记忆体之间，适于将该些选择讯号传递至对应的记忆体。 ;12.如申请专利范围第9项所述之多处理器及多记忆体系统，更包括：一侦测模组，配置于该些处理器侦测针脚及该些处理器之间，适于侦测该些处理器是否运作正常，并发送对应之该些侦测讯号给该些处理器侦测针脚。 ;13.如申请专利范围第9项所述之多处理器及多记忆体系统，更包括：一输入输出控制晶片，适于透过一位址/资料线与该些记忆体连接，而根据该些记忆体的致能状态，选择由该些记忆体其中之一接收基本输入输出系统的开机资料。 ;14.如申请专利范围第9项所述之多处理器及多记忆体系统，其中该些记忆体为储存一基本输入输出系统之唯读记忆体。 ;15.如申请专利范围第9项所述之多处理器及多记忆体系统，其中该开机切换装置包括配置于一基板管理控制装置中。 ;16.如申请专利范围第9项所述之多处理器及多记忆体系统，其中该计时器包括错误回复开机计时器。 ;17.如申请专利范围第9项所述之多处理器及多记忆体系统，其中该些处理器致能针脚之该些致能讯号包括均预先设置为致能状态。 ;18.如申请专利范围第9项所述之多处理器及多记忆体系统，其中该些记忆体选择针脚包括之该些选择讯号包括预先设置该些记忆体其中之一为致能状态，而其余记忆体则设置为禁能状态。 ;19.如申请专利范围第18项所述之多处理器及多记忆体系统，其中当需要切换该些记忆体时，包括将该些记忆体其中之另一设置为致能状态，而其余记忆体则设置为禁能状态。 ;20.一种多处理器及多记忆体系统之开机切换方法，适用于包括多个处理器及多个记忆体之一系统，该方法包括下列步骤：在该系统开机时，开始倒数一暂停时间；判断是否接收到一计时器禁能讯号；若未接收到该计时器禁能讯号而倒数完毕时，则侦测该些处理器是否正常运作，并取得对应之多个侦测讯号；判断各该些侦测讯号是否与对应之一致能讯号相符；若该侦测讯号与对应之该致能讯号不符，则将该致能讯号设置为禁能状态，以将对应之该处理器禁能；以及若所有之该些侦测讯号均与对应之该些致能讯号相符，则调整发送给该些记忆体之多个选择讯号，以切换该些记忆体。 ;21.如申请专利范围第20项所述之多处理器及多记忆体系统之开机切换方法，其中在判断是否接收到该计时器禁能讯号的步骤之后，更包括：若接收到该计时器禁能讯号，则以目前设定之该些处理器及该些记忆体执行开机动作。 ;22.如申请专利范围第20项所述之多处理器及多记忆体系统之开机切换方法，其中取消该暂停时间的倒数的方式包括在一基本输入输出系统正常执行开机动作时，透过该基本输入输出系统取消该暂停时间的倒数。 ;23.如申请专利范围第20项所述之多处理器及多记忆体系统之开机切换方法，其中在将对应之该处理器禁能，以及切换该些记忆体的步骤之后，更包括：重新启动该系统，并以切换后的该些处理器及该些记忆体执行开机动作。 ;24.如申请专利范围第20项所述之多处理器及多记忆体系统之开机切换方法，其中在该系统开机之前，更包括：将所有该些致能讯号设置为致能状态。 ;25.如申请专利范围第20项所述之多处理器及多记忆体系统之开机切换方法，其中在该系统开机之前，更包括：选择该些记忆体其中之一做为一开机记忆体，并将其对应之该选择讯号设置为致能状态，而其余记忆体之该些选择讯号则设置为禁能状态。 ;26.如申请专利范围第25项所述之多处理器及多记忆体系统之开机切换方法，其中切换该些记忆体的步骤包括：将原本选择之该记忆体的该选择讯号设置为禁能状态；以及选择剩余之该些记忆体其中之一做为该开机记忆体，并将其对应之该选择讯号设置为致能状态。 ;27.如申请专利范围第26项所述之多处理器及多记忆体系统之开机切换方法，其中在该些记忆体均被选择过，而该系统仍无法正常开机时，包括发出一警示讯息。;图1所绘示为习知双处理器系统使用BMC进行FRB的架构图。;图2所绘示为习知双处理器系统使用BMC进行FRB的方法流程图。;图3所绘示为习知双BIOS ROM系统的架构图。;图4所绘示为习知双BIOS ROM系统的运作流程图。;图5是依照本发明一实施例所绘示的多处理器及多记忆体系统的方块图。;图6是依照本发明一实施例所绘示的多处理器及多记忆体系统之开机切换方法的流程图。;图7所绘示为本发明与习知技术的比较表。;图8所绘示为本发明与习知技术的比较表。