低杂讯放大器电路;LOW-NOISE AMPLIFIER CIRCUIT

摘要

一种低杂讯放大器电路，将单端输入信号转换为双端输出信号。其输入转导级电路包括第一及第二MOS电晶体。其电流缓冲级电路包括第三及第四MOS电晶体。第一电容耦接于第一MOS电晶体之闸极与第二MOS电晶体之源极之间，且第二电容耦接于第二MOS电晶体之闸极与第一MOS电晶体之源极之间。第三电容耦接于第三MOS电晶体之闸极与第四MOS电晶体之源极之间，且第四电容耦接于第四MOS电晶体之闸极与第三MOS电晶体之源极之间。单端输入信号位于第一电晶体之源极。双端输出信号为差动输出信号，跨越于第三与第四MOS电晶体之汲极之间。

主权项

1.一种低杂讯放大器电路，用以将一单端输入信号转换为一双端输出信号，包括：一输入转导级电路，包括一第一金氧半(Metal Oxide Semiconductor，MOS)电晶体及一第二MOS电晶体；以及一电流缓冲级电路，包括一第三MOS电晶体及一第四MOS电晶体；其中，该输入转导级电路及该电流缓冲级电路串联耦接，以形成一堆叠放大器架构；其中，该输入转导级电路中该等第一及第二MOS电晶体交错耦接，一第一电容，耦接于该第一MOS电晶体之闸极与该第二MOS电晶体之源极之间，且一第二电容，耦接于该第二MOS电晶体之闸极与该第一MOS电晶体之源极之间；其中，该电流缓冲级电路中该等第三及第四MOS电晶体交错耦接，一第三电容耦接于该第三MOS电晶体之闸极与该第四MOS电晶体之源极之间，且一第四电容耦接于该第四MOS电晶体之闸极与该第三MOS电晶体之源极之间；其中，该单端输入信号位于该第一电晶体之源极；以及其中，该双端输出信号为一差动输出信号，跨越于该电流缓冲级电路之该第三MOS电晶体之汲极与该第四 MOS电晶体之汲极之间。 ;2.如申请专利范围第1项所述之低杂讯放大器电路，更包括：一第一电阻，耦接于该第一MOS电晶体之闸极与用以接收一第一偏压之端点之间；一第二电阻，耦接于该第二MOS电晶体之闸极与用以接收该第一偏压之端点之间；一第三电阻，耦接于该第三MOS电晶体之闸极与用以接收一第二偏压之端点之间；一第四电阻，耦接于该第四MOS电晶体之闸极与用以接收该第二偏压之端点之间。 ;3.如申请专利范围第2项所述之低杂讯放大器电路，更包括：一第一阻抗电路，耦接于该第一MOS电晶体之源极与一接地端之间；以及一第二阻抗电路，耦接于该第二MOS电晶体之源极与该接地端之间。 ;4.如申请专利范围第3项所述之低杂讯放大器电路，更包括：一第三阻抗电路，耦接于该第三MOS电晶体之汲极与一供电端之间；以及一第四阻抗电路，耦接于该第四MOS电晶体之汲极与该供电端之间。 ;5.如申请专利范围第3项所述之低杂讯放大器电路，其中，该等第一、第二、第三、及第四阻抗电路中之一者或多者包括一电阻、一电容、一电感、以及一电晶体之任何组合。 ;6.如申请专利范围第1项所述之低杂讯放大器电路，其中该第一MOS电晶体之本体耦接该第二MOS电晶体之源极，且该第二MOS电晶体之本体耦接该第一MOS电晶体之源极。 ;7.如申请专利范围第1项所述之低杂讯放大器电路，其中，该第一MOS电晶体并联耦接于该第二MOS电晶体，且该第三MOS电晶体并联耦接于该第四MOS电晶体。;第1图表示根据本发明技术之一低杂讯放大器电路实施例；第2A图表示根据本发明技术之一低杂讯放大器电路实施例；第2B图表示根据本发明技术之另一低杂讯放大器电路实施例；第2C图表示根据本发明技术之又一低杂讯放大器电路实施例；第3A图表示根据本发明技术之一低杂讯放大器电路实施例；第3B图表示根据本发明技术之一低杂讯放大器电路实施例；第3C图表示根据本发明技术之另一低杂讯放大器电路实施例；第3D图表示根据本发明技术之又一低杂讯放大器电路实施例；第4A图表示关于以第3A图配置且利用双交错耦接之低杂讯放大器电路200之电压增益对输入讯号频率之曲线图；第4B图表示关于以第3A图配置但非利用双交错耦接之低杂讯放大器电路之电压增益对输入讯号频率之曲线图；第5A图表示关于以第3A图配置且利用双交错耦接之低杂讯放大器电路200之杂讯指数对输入讯号频率之曲线图；以及第5B图表示关于以第3A图配置但非利用双交错耦接之低杂讯放大器电路之杂讯指数对输入讯号频率之曲线图。