形成螺距倍增接点之方法;METHOD OF FORMING PITCH MULTIPLED CONTACTS

摘要

本发明揭示形成用于积体电路之导电及/或半导电特征之方法。各种图案转移及蚀刻步骤可与螺距减小技术组合使用，以产生密集封装之特征。该等特征可在一方向上具有经减小之螺距且在另一方向上具有较宽之螺距。例如，可与螺距减小技术组合使用知光微影步骤，以形成诸如位元线接点之狭长、经减小螺距之特征。

主权项

1.一种形成电接点之方法，其包含：提供一经多层遮罩材料覆盖之绝缘层；在该具有一第一图案之遮罩材料中形成一系列可选择地界定之线；使用一间隔物材料对该等线执行螺距减小，以形成由经减小螺距之空间分离的经减小螺距之遮罩线，该等遮罩线沿一间隔物轴系狭长的；在该等遮罩特征之一部分上施加一第二、交叉光阻剂图案，该交叉图案具有一窗口，该窗口留下未由该光阻剂覆盖之该等经减小螺距之遮罩线及邻近之经减小螺距之空间的多个部分，该窗口具有一不平行于该等经减小螺距之遮罩线之狭长轴的狭长轴；透过部分由该等经减小螺距之空间界定之一第三图案蚀刻该绝缘层以在该绝缘层中形成接触通路；使用一导电材料填充该等接触通路以形成电接点。 ;2.如请求项1之方法，其中当蚀刻该绝缘层时，该间隔物材料尚未被移除。 ;3.如请求项1之方法，其中在螺距倍增之前，修改该等可选择地界定之线之该第一图案。 ;4.如请求项1之方法，其中在已将该第一图案转移至一下伏层之后但在螺距减小之前，完成修改。 ;5.如请求项4之方法，其中该下伏层包含非晶碳。 ;6.如请求项1之方法，其中在执行螺距减小之前，将该第三图案转移至一含碳层。 ;7.如请求项1之方法，其中将该第三图案转移至一硬质遮罩材料。 ;8.如请求项7之方法，其中该硬质遮罩材料系一介电抗反射涂层。 ;9.如请求项7之方法，其中该硬质遮罩材料系富矽之氮氧化矽。 ;10.如请求项1之方法，其中该窗口具有一至少200奈米之沿一狭长轴的长度。 ;11.如请求项1之方法，其中该等电接点系一记忆体阵列中之位元线接点。 ;12.如请求项1之方法，其中该等电接点经组态而用于NAND快闪记忆体中。 ;13.如请求项1之方法，其中该等电接点系在一记忆体阵列内形成之接点。 ;14.如请求项1之方法，其中该光阻剂在蚀刻该绝缘层期间保持与该等经减小螺距之遮罩线重叠。 ;15.如请求项1之方法，其中该等电接点具有一小于70奈米之临界尺寸。 ;16.如请求项1之方法，其中该光阻剂系一氟化氩敏感光阻剂。 ;17.如请求项1之方法，其中该光阻剂系一氟化氪敏感光阻剂。 ;18.一种形成一积体电路之狭长通路之方法，该方法包含：在一下伏层上沈积至少一层遮罩材料；使用习知光微影术在一层遮罩材料中形成一第一组线；形成减小螺距之间隔物线，其沿平行于该第一组线之一轴系狭长的，该等间隔物线产生一第一图案；使用习知光微影术在一覆盖该等减小螺距之线的层中形成一第二图案，该第二图案具有一开口，该开口具有一沿一平行于该等减小螺距之线之狭长轴之轴的第一宽度，可不使用螺距减小技术而界定该第一宽度；及透过经由重叠该两图案所界定之一组合图案蚀刻该绝缘层，而在该下伏层中形成接触通路。 ;19.如请求项18之方法，其中该开口之第一宽度系至少150奈米。 ;20.如请求项18之方法，其包含使用金属填充该等接触通路以形成一记忆体阵列之接点之另一步骤。 ;21.如请求项18之方法，其中该第二图案系使用光微影术而形成。 ;22.如请求项18之方法，其中该等接触通路经组态以收纳一记忆体阵列中之位元线接点之导电材料。 ;23.如请求项18之方法，其中该等接触通路经组态以形成用于NAND快闪记忆体中的接点。 ;24.一种制造电脑记忆体之组件之方法，其包含：使用光微影术以在一遮罩材料中形成复数个线，该等线具有一由光子所界定之螺距；在该等线上施加一间隔物材料；执行一间隔物蚀刻以产生相对于该等线具有经减小螺距的一间隔物图案，该等间隔物系沿间隔物轴延伸；将一具有一开口之光微影遮罩图案施加至该间隔物图案，该开口具有一与该等狭长间隔物轴交叉之狭长轴；蚀刻掉未由该遮罩图案或该间隔物图案遮蔽之一下伏层之部分以在该下伏层中形成槽；使用导电材料填充该等槽以形成复数个记忆体组件；及选择性地移除该遮罩材料及该间隔物材料。 ;25.如请求项24之方法，其中该等槽在一大体平行于该等间隔物轴之尺寸上系狭长的，且其中该等记忆体组件因此沿一平行于该等间隔物轴之轴系狭长的。 ;26.如请求项24之方法，其中使用光微影术以在一遮罩材料中形成复数个线包含：在一光阻中形成一第一复数个线；及将该第一复数个线之一图案转移至该遮罩材料中。 ;27.如请求项24之方法，其中该等记忆体组件包含一记忆体阵列中之位元线接点。 ;28.如请求项24之方法，其中该等记忆体组件系NAND快闪记忆体中之接点。 ;29.如请求项24之方法，其中该遮罩材料包含一硬质遮罩。 ;30.如请求项29之方法，其中该硬质遮罩材料系一介电抗反射涂层。 ;31.如请求项29之方法，其中该硬质遮罩材料系富矽之氮氧化矽。 ;32.如请求项24之方法，其中该遮罩材料包含非晶碳。 ;33.如请求项24之方法，其中该光微影遮罩图案具有一个以上之开口，以致形成多列槽。 ;34.一种制造一积体电路之方法，其包含：铺设材料以形成一绝缘层、一覆盖该绝缘层之临时层及一覆盖该临时层之第一可选择地界定之层；在该第一可选择地界定之层中形成一对应于一第一图案之特征；将该第一图案转移至该临时层；在该临时层中之该等特征之侧壁上形成间隔物；移除该临时层之该等特征且留下对应于一第二图案之该等间隔物；在该等间隔物上施加一第二可选择地界定之层；在该第二可选择地界定之层中形成对应于一第三图案之特征；在由该第二图案及该第三图案中之空间暴露之一下伏层中蚀刻孔；将导电材料插入该等孔中，使得该导电材料形成电路特征，每一特征具有一长度及一宽度，其中该宽度系由该第二图案之解析度决定，且该长度系由该第三图案之解析度决定。 ;35.如请求项34之方法，其中该第一图案或该第三图案中之至少一者系藉由使用施加至一模具之机械力来压印一层而界定。 ;36.如请求项34之方法，其中该第一图案或该第三图案中之至少一者系由光微影术所界定。 ;37.如请求项34之方法，其中该临时层系由非晶碳形成。 ;38.一种电脑记忆体阵列，其包含：一系列之电晶体；覆盖该等电晶体之一系列之位元线；及在该等电晶体与该等位元线之间的一系列接点，该等接点在一尺寸上具有经减小之螺距且具有可由习知光微影术界定之另一尺寸。 ;39.如请求项38之电脑记忆体阵列，其中该等电晶体具有一小于约70奈米之临界尺寸。 ;40.如请求项38之电脑记忆体阵列，其中该等电晶体具有一约50奈米之临界尺寸。 ;41.如请求项38之电脑记忆体阵列，其中该等位元线具有一小于约70奈米之临界尺寸。 ;42.如请求项38之电脑记忆体阵列，其中该等位元线具有一约50奈米之临界尺寸。 ;43.如请求项38之电脑记忆体阵列，其中该等接点具有一小于70奈米之临界尺寸。 ;44.如请求项38之电脑记忆体阵列，其中该等接点具有一约50奈米之临界尺寸。 ;45.如请求项38之电脑记忆体阵列，其中该等接点具有一大约与该等电晶体之该临界尺寸相同之临界尺寸。 ;46.如请求项38之电脑记忆体阵列，其中该等接点具有一大约与该等位元线之该临界尺寸相同之临界尺寸。 ;47.如请求项38之电脑记忆体阵列，其中该等接点包含多行经对准之接点。 ;48.如请求项38之电脑记忆体阵列，其中该等接点具有一大于100奈米之非临界尺寸。 ;49.如请求项38之电脑记忆体阵列，其中该等接点具有一约200奈米之非临界尺寸。 ;50.一种积体电路，其包含：多个具有一螺距宽度之电晶体；多个具有一螺距宽度之上覆数位线；及在该等电晶体与该等数位线之间垂直延伸之多个电接点，该等接点具有一接近该等电晶体及该等数位线之该等螺距宽度之螺距宽度，其中该等电接点具有一经减小螺距之尺寸及一未经减小螺距之尺寸。 ;51.如请求项50之积体电路，其中该等电接点系以多列来排列。;图1A至1F为根据如上所述之先前技术螺距倍增方法形成的遮罩线之示意性横截面侧视图。;图2为使用经交错之接点以与一经螺距倍增之电晶体阵列形成界面之一积体电路的一部分之示意性横截面侧视图。;图3为展示经交错之接点之布局的沿图2中之积体电路之线3－3获得的一截面之示意性横截面平面图。;图4为用于形成一积体电路之遮罩及基板层之示意性横截面侧视图。;图5展示在光微影图案化一上覆抗蚀剂层之后的图4之结构。;图6展示在一受控各向同性抗蚀剂收缩步骤之后的图5之结构。;图7展示在转移图案至一硬质遮罩层之后的图6之结构。;图8展示在转移图案至一临时层(例如，一可移式硬质遮罩层)之后的图7之结构。;图9展示在毯覆性沈积一间隔物材料之后的图8之结构。;图10展示在一间隔物蚀刻之后的图9之结构。;图11展示在移除剩余临时(例如，可移式硬质遮罩)层、留下独立式间隔物之后的图10的结构。;图12为在形成间隔物之后用以形成一积体电路之多层之示意性横截面侧视图。;图13为沿图12之经部分形成之积体电路的线13－13获得之示意性横截面平面图。;图14A为在已施加一遮罩之后的图13之积体电路之示意性横截面平面图。;图14B为沿图14A之经部分形成之积体电路的线14B－14B获得之示意性横截面侧视图。;图15展示在已形成接触通路之后的图14B之结构。;图16展示在移除间隔物及上覆遮罩材料之后的图15之结构。;图17展示在已使用接点材料填充接触通路之后的图16之结构。;图18A展示在已蚀刻掉溢出接点材料、留下经分离之接点之后的图17之结构。;图18B为沿图18A之线18B－18B获得之示意性横截面平面图。;图19展示在由图4至18B之制程形成之接点上且与其接触而形成位元线之后的图18A之结构。