一种集成电路的测试图形生成器及其测试方法

摘要

本发明涉及集成电路测试领域，公开了一种集成电路的测试图形生成器及其测试方法。该测试图形生成器包括可重构的单个位变化的循环码线性反馈移位寄存器，基于本原多项式的线性反馈移位寄存器，二维异或门阵列；与传统的测试图形生成器相比，硬件开销较小，重复的测试图形数量少，测试时间短，生成的测试图形均匀分布，能够获得较高的故障覆盖率；并且所生成的单跳变测试序列降低了被测电路输入端的转换次数，从而大大降低被测集成电路的测试功耗。

主权项

1.一种集成电路的测试图形生成器，其特征在于，包括可重构的单个位变化的循环码线性反馈移位寄存器，基于本原多项式的线性反馈移位寄存器，二维异或门阵列；所述可重构的单个位变化的循环码线性反馈移位寄存器的时钟频率为f_cyclic，生成序列J＝[J₁J₂...J_n]，其中n为自然数；所述的基于本原多项式的线性反馈移位寄存器的时钟频率为f_seed，其生成序列S＝[S₁S₂...S_m]，其中m为自然数；所述二维异或门阵列输出测试序列X＝[X₁X₂...X_N]，其中N为被测电路输入端的数目，并满足N＝m×n；所述可重构的单个位变化的循环码线性反馈移位寄存器，线性反馈移位寄存器，二维异或门阵列满足以下逻辑关系：......所述可重构的单个位变化的循环码线性反馈移位寄存器包含依次首尾串接的n个D触发器和一个具有控制输出选择的c mode使能控制端的二输入多路选择器；所述二输入多路选择器的输出端连接第一个D触发器的输入端，两个输入端分别连接第n个D触发器的Q输出端和Q输出端；n个D触发器的Q输出端构成Johnson序列J＝[J₁J₂...J_n]的生成端。