发明名称 |
nMOS晶体管的制造方法 |
摘要 |
提供一种nMOS晶体管的制造方法。在nMOS结构的半导体器件,当形成杂质扩散层(21)时,考虑到扩展区(13)及袋区(11)的形成,还考虑到用于抑制扩展区(13)的杂质扩散为目的的最佳杂质组合,扩展区(13)的杂质至少使用磷(P),袋区(11)的杂质至少使用铟(In),并且使用碳(C)作为扩散抑制物质。由此,特别是在nMOS结构的半导体器件中,提高阈值电压的滚降特性及电流驱动能力,降低了漏电流,同时容易且确实地实现元件的微细化·高集成化,特别地,可进行CMOS结构的半导体器件的最佳设计,实现器件性能的提高及降低功耗。 |
申请公布号 |
CN101777496A |
申请公布日期 |
2010.07.14 |
申请号 |
CN200910160319.X |
申请日期 |
2003.01.31 |
申请人 |
富士通微电子株式会社 |
发明人 |
粉山阳一 |
分类号 |
H01L21/336(2006.01)I;H01L21/265(2006.01)I;H01L21/8238(2006.01)I |
主分类号 |
H01L21/336(2006.01)I |
代理机构 |
隆天国际知识产权代理有限公司 72003 |
代理人 |
浦柏明 |
主权项 |
一种nMOS晶体管的制造方法,其特征在于,包括:第一工序,在半导体基板上隔着栅绝缘膜形成栅电极;第二工序,在上述第一工序后,将上述栅电极作为掩膜,在其两侧的上述半导体基板的表层中至少导入铟,导入的深度为第一深度;第三工序,在上述第二工序后,将上述栅电极作为掩膜,在其两侧的上述半导体基板的表层中导入碳,导入的深度为比上述第一深度深的第二深度;第四工序,在上述第三工序后,将上述栅电极作为掩膜,在其两侧中的上述半导体基板的表层中至少导入磷,导入的深度为比上述第一深度浅的第三深度;第五工序,至少将上述栅电极和形成在上述栅电极的两侧面上的侧壁膜作为掩膜,在其两侧的上述半导体基板的表层中导入n型杂质,导入的深度比上述第三深度深。 |
地址 |
日本东京都 |