用于BCH译码器的高速低延时Berlekamp-Massey迭代译码电路

摘要

本发明公开了一种用于BCH解码器的高速低延时的Berlekamp-Massey迭代译码电路，该迭代译码电路包括：由接收到的BCH编码输入数据，计算出奇数伴随式；利用偶数伴随式逐次计算及伴随式排序电路，计算出偶数伴随式并将伴随式按照特定顺序并行输出；最后通过并行迭代译码电路，并行计算出错误位置方程。与现有技术相比，此译码电路具有极低的延时，提高了BCH解码器的纠错能力和带宽。

主权项

一种用于BCH译码器的高速低延时BM迭代译码电路，包括奇数伴随式计算电路(102)、偶数伴随式逐次计算及伴随式排序电路(104)以及并行迭代译码电路(106)；所述奇数伴随式计算电路(102)用于接收BCH编码的输入数据，以及计算所述BCH编码的输入数据的奇数伴随式；耦合到奇数伴随式计算电路(102)的输出端的所述偶数伴随式逐次计算及伴随式排序电路(104)，用于计算所述BCH编码的输入数据的偶数伴随式，并将计算得到的奇数伴随式与偶数伴随式输出给并行迭代译码电路(106)，当BCH编码输入数据可纠正t位错误时，所述偶数伴随式逐次计算及伴随式排序电路(104)在第1至第t-1次循环中的第j次循环中，当j≤t/2时，输出伴随式S2j+1、S2j、S2j-1......S1，当j＞t/2时，输出t+1个伴随式S2j+1、S2j、S2j-1......S2j-t+2、S2j-t+1；若伴随式S2j+1、S2j、S2j-1......S1的数量不足t+1个，余下部分的输出为任意值；在t-1次循环的每次中，包括k个周期，每个周期输出依序号从大到小输出p个伴随式，k为正整数，p*k＝t+1；所述并行迭代译码电路(106)基于无逆运算的BM算法利用所述偶数伴随式逐次计算及伴随式排序电路(104)输出的伴随式计算错误位置多项式系数；并行迭代译码电路(106)包括第一乘法器组(502)、第二乘法器组(508)、第三乘法器组(509)、多输入加法器(503)、加法器组(510)、错误多项式寄存器(511)、错误多项式位置缓存(512)、辅助多项式缓存(513)、非零差值寄存器(507)以及迭代差值寄存器(504)，所述乘法器和加法器均为GF域内运算器；对应于所述偶数伴随式逐次计算及伴随式排序电路(104)的t-1次循环，所述并行迭代译码电路(106)进行t-1次迭代计算，以及所述并行迭代译码电路(106)还进行第t次迭代计算，在每次迭代计算的k个周期的每个周期中，第一乘法器组(502)将所述偶数伴随式逐次计算及伴随式排序电路(104)的输出与错误多项式寄存器(511)存储的值相乘，多输入加法器(503)计算第一乘法器组(502)输出的p个积与所述多输入加法器(503)的前一周期的计算结果的和，第三乘法器组(509)将错误位置多项式缓存(512)的p个值分别与非零差值寄存器(507)的值相乘，第二乘法器组(508)将辅助多项式缓存(513)的p个值分别与迭代差值寄存器(504)的值相乘，加法器组(510)将第二乘法器(508)输出与第三乘法器(509)输出相加，得到p个和，并输出给错误多项式寄存器(511)，判断迭代差值寄存器(504)是否等于零或者错误位置多项式的维数是否大于迭代次数j：如果迭代差值寄存器(504)不等于零并且错误位置多项式的维数不大于迭代次数j，则将迭代差值寄存器(504)的值存储到非零差值寄存器(507)中，错误多项式寄存器(511)的输出寄存在错误位置多项式缓存(512)中，错误位置多项式缓存(512)将前一周期计算得到的错误位置多项式输出给辅助多项式缓存(513)；如果迭代差值寄存器(504)等于零或者错误位置多项式的维数大于迭代次数j，则不更新非零差值寄存器507内的值，也不更新辅助多项式缓存(513)；以及在每次迭代计算的最后一个周期，用多输入加法器(503)的输出值，对迭代差值寄存器(504)进行更新。