半导体积体电路

摘要

在包含取入讯号用的输入电路，及输出讯号用的输出电路之半导体积体电路中，上述输入电路系设定为输入讯号迁移时的输入阻抗比输入讯号迁移时以外的输入阻抗小，上述输出电路系设定为在讯号迁移后半的驱动力比迁移前半的驱动力低。输入讯号迁移时的输入阻抗设定为比输入讯号迁移时以外的输入阻抗小，则可降低输入讯号迁移时的反射波。另外，在讯号迁移的后半之驱动力设定为比迁移前半的驱动力低，则可抑制在讯号迁移后半的反射波之产生。藉此，可不需要阻抗匹配用的阻尼电阻或终端电阻等外加零件。

主权项

1.一种半导体积体电路，是针对包含：取入讯号用的输入电路；及输出讯号用的输出电路之半导体积体电路，其特征为：上述输入电路系设定为输入讯号迁移时的输入阻抗比输入讯号迁移时以外的输入阻抗小，上述输出电路系设定为在讯号迁移的后半的驱动力比迁移的前半的驱动力低。 ;2.如申请专利范围第1项记载之半导体积体电路，其中，上述输入电路和上述输出电路，系共同连接在可进行讯号的输入输出之焊垫。 ;3.一种半导体积体电路，是针对包含：输入焊垫；及藉由上述输入焊垫取入外部来的讯号之输入电路的半导体积体电路，其特征为：上述输入电路系包含：输入讯号迁移时的输入阻抗可以调整为比输入讯号迁移时以外的输入阻抗小之动态终端电阻电路。 ;4.如申请专利范围第3项记载之半导体积体电路，其中，上述动态终端电阻电路系包含：使藉由上述输入焊垫被传送的讯号之逻辑反转的第1逻辑电路；及使上述第1逻辑电路的输出讯号之逻辑反转的第2逻辑电路；及可连接上述第1逻辑电路的输入端子和上述第2逻辑电路的输出端子之电阻。 ;5.如申请专利范围第3项记载之半导体积体电路，其中，上述动态终端电阻电路系包含：使藉由上述输入焊垫被传送的讯号之逻辑反转的第1逻辑电路；及使上述第1逻辑电路的输出讯号之逻辑反转的第2逻辑电路；及可连接上述第1逻辑电路的输入端子和上述第2逻辑电路的输出端子之电阻；及将上述第1逻辑电路的输出讯号传送于内部电路的第3逻辑电路。 ;6.如申请专利范围第4项或第5项所记载之半导体积体电路，其中，包含可以控制上述电阻对于电路动作的参与之开关电路。 ;7.如申请专利范围第4项或第5项所记载之半导体积体电路，其中，上述动态终端电阻电路系包含：可连接上述第1逻辑电路的输入端子和上述第2逻辑电路的输出端子之多数电阻；及选择性地使上述多数电阻参与电路动作用的开关电路。 ;8.一种半导体积体电路，是针对包含：内部电路；及可将上述内部电路的输出讯号输出于外部之输出电路的半导体积体电路，其特征为：上述输出电路系包含：在应输出讯号的迁移前半，依据上述内部电路的输出讯号，可驱动外部负载的第1输出电路；及与上述第1输出电路相比，驱动力设定为比较小，在应输出讯号的迁移之后半可驱动上述外部负载的第2输出电路。 ;9.如申请专利范围第8项记载之半导体积体电路，其中，包含：因应上述外部负载的电压位准，选择性使上述第1输出电路和上述第2输出电路参与电路动作用的位准监视电路。 ;10.如申请专利范围第8项记载之半导体积体电路，其中，上述第2输出电路系含：配置在高电位侧电源侧的n通道型电晶体，及配置在低电位侧电源侧的p通道型电晶体的串联连接电路，n通道型电晶体和p通道型电晶体的串联连接节点系连接在上述第1输出电路的输出节点。 ;11.一种半导体积体电路，其特征为包含：输入讯号迁移时的输入阻抗设定为比输入讯号迁移时以外的输入阻抗小的输入部；及在讯号迁移后半的驱动力设定为比迁移前半的驱动力低的输出部，上述输出部系包含：在应输出讯号的迁移前半，依据上述内部电路的输出讯号，可驱动外部负载的第1输出电路；及与上述第1输出电路相比，驱动力设定为比较小，可驱动上述外部负载的第2输出电路，上述第2输出电路系包含：配置在高电位侧电源侧的p通道型电晶体和配置在低电位侧电源侧的n通道型电晶体的串联连接电路，上述p通道型电晶体与n通道型电晶体间的串联连接节点系和上述第1输出电路的输出节点同时被共同连接在上述输出部，上述串联连接电路被共用为上述输入部的一部份。;第1图系含在本发明之半导体积体电路的输入电路的构造例电路图。;第2图系上述输入电路的别的构造例电路图。;第3图系上述输入电路的别的构造例电路图。;第4图系上述输入电路的别的构造例电路图。;第5图系含于上述半导体积体电路的输出电路之构造例电路图。;第6图系上述输出电路的主要部位的构造例电路图。;第7图系上述输出电路的主要部位的构造例电路图。;第8图系上述输出电路的别的构造例电路图。;第9图系含于上述半导体积体电路的输入输出电路之构造例电路图。;第10图系含于上述半导体积体电路的输入输出电路之别的构造例电路图。;第11图系含于上述半导体积体电路的输入输出电路的别的构造例电路图。;第12图系搭载上述半导体积体电路的基板系统的构造例说明图。;第13图系第5图所示电路的特性图。;第14图系第8图所示电路的特性图。;第15图系将上述半导体积体电路与习知例比较用的特性图。;第16图系将上述半导体积体电路与习知例比较用的特性图。