一种优先级编码器

摘要

本发明提出了一种优先级编码器，该编码器包含：用于屏蔽低优先级放电的优先级判断电路，放电电路和输入时钟电路，其特征在于，所述的放电电路针对一个输入字节的低四位和高四位分别采用相同的逐级共享方式，所述的优先级判断电路针对每位输入分别用一个不同的晶体管进行优先级判断，该晶体管为所述的放电电路的若干晶体管中的一个；放电电路为输入比特逐级共享串联晶体管M0、M1、M2、M3、M9。晶体管M0、M1、M2、M3又分别作为输入比特的优先级判断电路。为了避免级联优先级编码器电路中的提前放电引入的错误，本发明中使用了时钟延迟树的结构，采用具有不同相位延迟的时钟来控制单元中两部分的充放电。

主权项

一种优先级编码器，该编码器包含：用于屏蔽低优先级放电的优先级判断电路，放电电路和输入时钟电路，其特征在于，所述的放电电路针对一个输入字节的低四位和高四位分别采用相同的逐级共享方式，所述的优先级判断电路针对每位输入分别用一个不同的晶体管进行优先级判断，该晶体管为所述的放电电路的若干晶体管中的一个；所述的逐级共享的放电电路，针对低四位采用的逐级共享的放电电路为，当D3输入为1，而D0～D2及LA_in输入均为0时对应的放电电路为依次串联的晶体管M0、M1、M2、M3和晶体管M9；当D2输入为1，而D0～D1及LA_in输入均为0时对应的放电电路为串联的晶体管M1、M2、M3和M9；当D1输入为1，而D0及LA_in输入均为0时对应放电电路为串联的晶体管M2、M3和M9；当D0输入为1，而LA_in输入为0时对应的放电电路为串联的晶体管M3和M9，其中D2～D0的放电电路分别共享了D3放电电路中的不同部分，D1～D0的放电电路共享了D2放电电路的一部分，D0的放电电路共享了D1的放电电路的一部分；所述的晶体管M3为LA_in优先级判断电路，该晶体管的栅极通过一个非门与输入位LA_in相连，当LA_in输入1时该晶体管断开屏蔽了低优先级D0～D3输出的放电请求；所述的晶体管M2为D0的优先级判断电路，该晶体管的栅极通过一个非门与输入位D2相连，当D0输入1时该晶体管断开屏蔽了低优先级D1～D3输出的放电请求；所述的晶体管M1为D1的优先级判断电路，该晶体管的栅极通过一个非门与输入位D1相连，输入1时该晶体管断开屏蔽了低优先级D2～D3输出的放电请求；所述的晶体管M0为D2的优先级判断电路，该晶体管的栅极通过一个非门与输入位D1相连，输入1时该晶体管断开屏蔽了低优先级D3输出的放电请求。