修护积体电路上之故障的方法以及系统;METHOD AND SYSTEMS FOR REPAIRING AN INTEGRATED CIRCUIT DEVICE

摘要

本发明提供了一种用以修护积体电路装置之系统，其包含组态成定位积体电路装置之不良部分的侦测逻辑电路、组态成功能性取代该不良部分的辅助积体电路构件以及组态成辨别介面位置之辨别逻辑电路。同时提供了一种用以修护积体电路装置之方法，其包含下列步骤：辨别积体电路装置的不良部分；切断现有的电路构件；以及加入辅助积体电路构件至该积体电路装置。

主权项

1.一种修护积体电路装置之方法，该方法包含：使用复数个因素辨别一积体电路装置之不良部分以判断该不良部分之位置，该复数个因素包含：储存于一功能范围资料库中之一功能范围资料；储存于一程式码范围资料库中之一程式码范围；以及储存于一路由资料库中之一路由资料使用该复数个因素的至少之一辨别组态成自该积体电路装置隔离该不良部分之至少一隔离点；使用该复数个因素的至少之一辨别组态成电性连接至场效可编程闸阵的复数个连结点；以及附接该场效可编程闸阵至该积体电路装置。 ;2.一种修护积体电路装置之方法，该方法包含：辨别一积体电路装置的一不良部分；切断现有的电路构件；以及含括一辅助积体电路构件至该积体电路装置，其中该辨别一积体电路装置的一不良部分之方法系选自由分析程式码范围资料、分析功能范围资料、分析电力消耗资料以及分析路由资料组成之族群。 ;3.根据申请专利范围第2项之方法，其中该辨别包含存取积体电路配置资料。 ;4.根据申请专利范围第2项之方法，其中该分析程式码范围资料包含处理逻辑叙述，其系设计成辨别具有程式码不良的增加的机率之程式码范围区域。 ;5.根据申请专利范围第2项之方法，其中该分析程式码范围资料包含分析条件式指令结果以辨别具有程式码不良的增加的机率之程式码范围区域。 ;6.根据申请专利范围第2项之方法，进一步包含使用一积体电路分析装置提取功能范围资料以辨别具有程式码不良的增加的机率之功能范围区域。 ;7.根据申请专利范围第2项之方法，其中该分析包含根据高电力消耗判断不良的可能位置。 ;8.根据申请专利范围第2项之方法，其中该含括系选自由电性连接场效可编程闸阵、电性连接特别应用积体电路以及电性连接可编程闸阵组成之族群。 ;9.根据申请专利范围第8项之方法，其中该进一步含括编程该场效可编程闸阵以取代该不良部分。 ;10.根据申请专利范围第2项之方法，其中该切断包含于该积体电路装置上的第一元件以及第二元件之间产生电性开电路。 ;11.根据申请专利范围第2项之方法，其中该辨别包含使用包含对应的复数个轴之图形表现来评估复数个因素之结合。 ;12.根据申请专利范围第11项之方法，其中该复数个因素系选自由电力消耗资料、功能范围资料、程式码范围资料以及路由资料组成之族群。 ;13.根据申请专利范围第12项之方法，其中该评估进一步包含绘制对应该复数个轴之每一个的该积体电路装置之位置点。 ;14.根据申请专利范围第13项之方法，其中具有包含不良部分之高机率的一积体电路装置位置包含对应至相对于其他主要积体电路装置位置为低之程式码范围以及相对于其他主要积体电路装置位置为低之功能范围的积体电路装置的一部分。 ;15.一种修护积体电路装置之系统，该系统包含：一侦测逻辑，组态成定位一积体电路装置之一不良部分；一辅助积体电路构件，组态成功能性取代该不良部分；以及一逻辑，组态成辨别一介面位置，其中该侦测逻辑使用复数个因素以定位该不良部分，该复数个因素之一系选自由对应至该积体电路装置之配置资料、程式码范围资料、功能范围资料、路由资料以及电力消耗资料组成之族群。 ;16.根据申请专利范围第15项之系统，其中该介面位置包含于积体电路装置上的复数个连结点，其系用以连接该辅助积体电路构件。 ;17.根据申请专利范围第15项之系统，其中该介面位置包含一切断位置，可从该位置将该不良部分自该积体电路装置隔离。 ;18.根据申请专利范围第15项之系统，其中该辅助积体电路构件系选自由场效可编程闸阵、特别应用积体电路以及可编程闸阵组成之族群。 ;19.根据申请专利范围第15项之系统，进一步包含组态成提取该功能范围资料之一电路分析装置。 ;20.根据申请专利范围第15项之系统，进一步包含组态成提供功能范围资料之复数个判定指令。 ;21.根据申请专利范围第15项之系统，进一步包含组态成辨别对应至该积体电路装置上的复数个位置之程式码范围资料的复数个逻辑叙述。 ;22.根据申请专利范围第21项之系统，其中该复数个逻辑叙述之一些包含分枝指令。 ;23.根据申请专利范围第15项之系统，进一步包含含有对应至该积体电路装置之性能资讯的资料库。 ;24.根据申请专利范围第23项之系统，其中该性能资讯系选自由配置资料、程式码范围资料、路由资料、功能范围资料以及电力消耗资料组成之族群。;参照附图可较佳了解此发明的许多态样。图中的构件非绝对按比例绘制，重点在于清楚地描述本发明之原理。此外，于图中，类似元件符号标示数个图中对应的部件。;第1图为在此之方法以及系统下使用之范例积体电路半导体晶圆的示意性上视图。;第2图为在此发明之系统之范例实施例的方块图。;第3图系使用反熔线技术连同在此发明之方法以及系统之范例积体电路半导体晶圆之部分剖面透视图。;第4A图以及第4B图分别为描述于闭状态与开状态中的范例熔线区域的上视图。;第5图为描述积体电路晶圆以及辅助积体电路之间的范例介面之方块图。;第6图为描述用以备置积体电路晶圆之方法的范例的方块图。;第7图为描述范例不良分析映像之图。;第8图系显示对应至第7图之不良分析图之表的方块图。;第9图系显示用以修护积体电路晶圆之方法的另一范例实施例的方块图。;第10图系显示用以修护积体电路晶圆之系统的又一范例实施例的方块图。