一种高速FIR滤波器实现装置

摘要

本发明涉及数字信号处理领域的常系数FIR滤波器，具体公开了一种高速FIR滤波器实现装置，1个单比特半加器组、k-2个单比特全加器组、k个高速乘法器、1个进位传递加法器、1个位宽为n+m-1的寄存器、1个位宽为n的寄存器；其中，n为滤波器输入数据位宽，m为滤波器系数位宽。采用本发明所述装置能够克服现有技术中转置式FIR滤波器的工作频率随着输入数据位宽或滤波器系数位宽的增大而下降的缺点，使得转置式FIR滤波器满足了现代数字信号处理对数据处理精度和数据吞吐量的要求。

主权项

一种高速FIR滤波器实现装置，设定滤波器输入数据位宽为n，滤波器系数位宽为m，滤波器系数个数为k，其特征在于，包括：一单比特半加器组，一进位传递加法器，单比特全加器组，高速乘法器，寄存器，其中，单比特全加器组的个数为k-2；高速乘法器的个数为k；所述寄存器，包括一位宽为n+m-1的寄存器A和一位宽为n的寄存器B；所述单比特半加器组，包括n+m-1个单比特半加器和2n+2m-3个单比特寄存器，在k-2级使用，用于对位宽为n+m-1比特的乘法器k-2的乘积以及位宽为n+m-1的寄存器A中缓存的乘法器k-1的乘积按照相应的比特位置逐个比特相加，产生和矢量和进位矢量，分别用单比特寄存器寄存后输出，产生的1比特进位被舍弃；所述单比特全加器组，包括n+m-2个单比特全加器、1个单比特半加器以及2n+2m-3个单比特寄存器，用于对位宽为n+m-1比特的本级乘法器的乘积和上一级产生的和矢量以及位宽为n+m-2进位矢量进行相加，产生本级的和矢量和进位矢量；位宽为n+m-1比特的本级乘法器的乘积和上一级产生的和矢量的最低位比特用单比特半加器相加后产生最低位的1比特和与1比特进位，分别用单比特寄存器寄存后输出；1个位宽为n+m-1比特的本级乘法器的乘积的比特和相应比特位置的1个位宽为n+m-1比特的上一级产生的和矢量的比特与1个输入进位的比特用单比特全加器相加，产生该比特位置的1比特和与1比特进位，分别用单比特寄存器寄存后输出；1个位宽为n+m-1比特的本级乘法器的乘积的最高位比特和相应比特位置的1个位宽为n+m-1比特的上一级产生的和矢量的最高位比特以及输入进位的最高位比特用单比特全加器相加后产生的1比特进位被舍弃，1比特和用单比特寄存器寄存后输出；所述高速乘法器，用于对滤波器输入数据和滤波器系数进行乘法运算；所述进位传递加法器，用于对0级的单比特全加器组产生的和矢量及进位矢量进行加法运算，产生滤波器的最终结果；所述位宽为n+m-1的寄存器，用于对乘法器k-1的乘积进行缓存一个时钟节拍后输出；所述位宽为n的寄存器，用于将n+m-1比特的进位传递加法器的和的高n位进行缓存一个时钟节拍后输出。