发明名称 |
半导体晶片的制造方法 |
摘要 |
本发明提供一种半导体晶片的制造方法。现有的超结结构晶片的制造方法中,需要在半导体晶片的厚度方向上多阶段形成外延层的工序和离子注入工序,工序数量多。而且,pn接合面呈波形,存在耗尽层难以均匀扩展的问题。另一方面,如果采用通过倾斜离子注入而形成一部分柱状半导体层的方法,则难以配置大量的超结结构。根据本发明的制造方法,在半导体衬底上,至少交替进行三次以上n型外延层的形成和蚀刻以及p型外延层的形成和蚀刻,从而利用外延层形成所有半导体层。由此,能够使得各半导体层的杂质浓度曲线均匀,能垂直于晶片表面形成pn接合面。并且,由于能够将各半导体层的宽度形成得较窄,故因杂质浓度提高,从而能够实现高耐压和低电阻。 |
申请公布号 |
CN101388336B |
申请公布日期 |
2010.06.16 |
申请号 |
CN200810215390.9 |
申请日期 |
2008.09.11 |
申请人 |
三洋电机株式会社;三洋半导体株式会社 |
发明人 |
石田裕康;佐山康之 |
分类号 |
H01L21/02(2006.01)I;H01L21/20(2006.01)I;H01L21/336(2006.01)I |
主分类号 |
H01L21/02(2006.01)I |
代理机构 |
北京市柳沈律师事务所 11105 |
代理人 |
陶凤波 |
主权项 |
一种半导体晶片的制造方法,其特征在于,在垂直于半导体晶片表面的方向上形成多个pn结,并且具备以下工序:准备一导电型半导体衬底并在该半导体衬底上形成第一外延层的工序;在所述第一外延层形成多条沟道而形成第一半导体层的工序;形成不同于所述第一外延层的导电型的第二外延层的工序;对所述第二外延层的整个面进行各向异性蚀刻而形成与所述第一半导体层邻接的第二半导体层的工序;形成与所述第一外延层相同的导电型的第三外延层的工序;以及对所述第三外延层的整个面进行各向异性蚀刻而形成与所述第二半导体层邻接的第三半导体层的工序。 |
地址 |
日本大阪府 |