合成期间的拥塞优化

摘要

本发明涉及合成期间的拥塞优化。本发明的一个实施例提供一种用于在逻辑设计阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞的系统。在操作期间，该系统识别电路设计中的第一电路结构，该第一电路结构预期会造成在布置和布线阶段期间的布线拥塞。接着，该系统生成第二电路结构，该第二电路结构在功能上与第一电路结构等同并且不会造成在布置和布线阶段期间的布线拥塞。然后，该系统用第二电路结构代替电路设计中的第一电路结构，由此缓和在布置和布线阶段期间的布线拥塞。

主权项

一种用于在逻辑合成阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞的方法，包括：识别所述电路设计中的第一电路结构，其中所述第一电路结构包括在第一组信号源和第一组信号负载之间的第一组互连，其中所述第一组互连在所述第一电路结构中造成第一数量的交叉，且其中所述第一数量的交叉预期会造成在所述布置和布线阶段期间的布线拥塞；生成功能上与所述第一电路结构等同的第二电路结构，其中所述第二电路结构包括在第二组信号源和第二组信号负载之间的第二组互连，其中所述第二组互连在所述第二电路结构中造成第二数量的交叉，所述第二数量的交叉大大少于所述第一数量的交叉；以及用所述第二电路结构代替所述电路设计中的所述第一电路结构，由此大大减少所述电路设计中的交叉，这又减少在所述布置和布线阶段期间的布线拥塞。